基于多米诺电路的超低功耗三值计数单元及多位计数器的制作方法

专利名称：基于多米诺电路的超低功耗三值计数单元及多位计数器的制作方法
技术领域：
本发明涉及三值计数器，尤其是涉及一种基于多米诺电路的超低功耗三值计数单元及三值多位计数器。
背景技术：
计数器是大规模集成电路中的基本模块之一，广泛应用于分频器、编码器、存储器以及算术运算电路中，超低功耗计数器设计已经引起电路设计者的重视。目前已有多种低功耗计数器的设计方案，如采用降低电源电压和双边沿触发的方法等，在一定程度上降低了计数器的功耗。然而，这些传统计数器电路中能量是从电源到地一次性的消耗掉，能量利用率较低。采用交流脉冲电源的绝热计数器能够突破传统电路能量传输模式的局限性，使能量由电源一信号节点一电源，从而实现了能量的循环利用，大幅度降低了电路的功耗。多值逻辑可以减少电路的面积和引线数，降低生产成本，增强数据处理能力，成为高信息密度集成电路研究的热点。但是目前大部分多值电路采用二值元件设计，其电路复杂度较高，将具有速度快、面积小等优点的多米诺电路与多值逻辑相结合能够简化电路结构，在更大程度上提高电路信息密度。鉴此，研究一种基于绝热逻辑、多值逻辑和多米诺电路的超低功耗三值计数器设计方案具有现实意义。

发明内容
本发明所要解决的技术问题是提供一种基于多米诺电路的超低功耗三值计数单元及三值多位计数器。本发明解决上述技术问题所采用的技术方案为:一种基于多米诺电路的超低功耗三值计数单元，包括三值正循环门、三值绝热多米诺文字运算电路和绝热多米诺缓冲器，所述的三值正循环门设置有信号输入端、信号输出端、第一时钟信号输入端、第二时钟信号输入端，第三时钟信号输入端、使能信号输入端和互补使能信号输入端，所述的三值绝热多米诺文字运算电路设置有信号输入端、信号输出端、第一时钟信号输入端和第二时钟信号输入端，所述的三值绝热多米诺文字运算电路的信号输入端与所述的绝热多米诺缓冲器的信号输出端连接，所述的三值绝热多米诺文字运算电路的信号输出端与所述的三值正循环门的信号输入端连接，所述的三值正循环门的信号输出端与所述的绝热多米诺缓冲器的信号输入端连接，所述的三值正循环门的第一时钟信号输入端和所述的三值绝热多米诺文字运算电路的第一时钟信号输入端连接，所述的三值正循环门的使能信号输入端、所述的三值正循环门的第二时钟信号输入端和所述的三值绝热多米诺文字运算电路的第二时钟信号输入端连接，所述的三值正循环门的第一时钟信号输入端接入的时钟信号与所述的三值正循环门的第二时钟信号输入端接入的时钟信号的幅值相同且相位相差180度，所述的三值正循环门的第二时钟信号输入端接入的时钟信号与所述的三值正循环门的第三时钟信号输入端接入的时钟信号的相位相同，且所述的三值正循环门的第二时钟信号输入端接入的时钟信号的幅值是所述的三值正循环门的第三时钟信号输入端接入的时钟信号的幅值的两倍。所述的三值正循环门包括用于控制逻辑I信号产生的第一控制信号产生电路、用于控制逻辑2信号产生的第二控制信号产生电路和输出信号产生电路，所述的第一控制信号产生电路包括第一 PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管和第五NMOS管，所述的第一 PMOS管的源极、所述的第一 NMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为第一控制信号输出端，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 NMOS管的源极、所述的第三NMOS管的漏极和所述的第五NMOS管的源极连接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第二控制信号产生电路包括第二 PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管，所述的第二 PMOS管的源极、所述的第六NMOS管的漏极和所述的第九NMOS管的漏极连接且其连接端为第二控制信号输出端，所述的第六NMOS管的源极与所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极、所述的第八NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第九NMOS管的源极与所述的第十NMOS管的漏极连接，所述的输出信号产生电路包括第三PMOS管、第四PMOS管和第i^一 NMOS管，所述的第三PMOS管的栅极与所述的第一控制信号输出端连接，所述的第四PMOS管的栅极与所述的第二控制信号输出端连接，所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第十一NMOS管的漏极连接且其连接端为所述的三值正循环门的信号输出端，所述的第一 NMOS管的栅极与所述的第六NMOS管 的栅极连接且其连接端为所述的三值正循环门的互补使能信号输入端，所述的第四NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为三值正循环门的使能信号输入端，所述的第二 NMOS管的栅极、所述的第五NMOS管的栅极、所述的第七NMOS管的栅极和所述的第十NMOS管的栅极为所述的三值正循环门的信号输入端，其中所述的第五NMOS管的栅极接入逻辑值对应O的三值文字运算信号，所述的第二 NMOS管的栅极和所述的第十NMOS管的栅极均接入逻辑值对应I的三值文字运算信号，所述的第七NMOS管的栅极接入逻辑值对应2的三值文字运算信号，所述的第一 PMOS管的漏极、所述的第二 PMOS管的漏极、所述的第三NMOS管的源极、所述的第八NMOS管的源极和所述的第十一 NMOS管的栅极连接且其连接端为所述的三值正循环门的第一时钟信号输入端，所述的第一 PMOS管的栅极、所述的第二 PMOS管的栅极、所述的第三NMOS管的栅极、所述的第八NMOS管的栅极、所述的第四PMOS管的漏极和所述的第十一 NMOS管的源极连接且其连接端为所述的三值正循环门的第二时钟信号输入端，所述的第三PMOS管的漏极为所述的三值正循环门的第三时钟信号输入端。所述的三值绝热多米诺文字运算电路包括文字运算模块和波形转换模块，所述的文字运算模块由第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十二 NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管组成，所述的第十二 NMOS管的栅极和所述的第十五NMOS管的栅极连接且其连接端为所述的三值绝热多米诺文字运算电路的信号输入端，所述的第十二 NMOS管的漏极、所述的第五PMOS管的源极和所述的第七PMOS管的栅极连接，所述的第十二 NMOS管的源极与所述的第十三NMOS管的漏极连接，所述的第六PMOS管的源极与所述的第七PMOS管的漏极连接，所述的第七PMOS管的源极、所述的第十四NMOS管的漏极和所述的第十八NMOS管的漏极连接，所述的第八PMOS管的源极、所述的第十五NMOS管的漏极、所述的第十PMOS管的栅极和所述的第十八NMOS管的栅极连接，所述的第十五NMOS管的源极与所述的第十六NMOS管的漏极连接，所述的第九PMOS管的源极与所述的第十PMOS管的漏极连接，所述的第十PMOS管的源极与所述的第十七NMOS管的漏极连接，所述的第五PMOS管的栅极、所述的第六PMOS管的漏极、所述的第八PMOS管的栅极、所述的第九PMOS管的漏极、所述的第十三NMOS管的栅极、所述的第十四NMOS管的源极、所述的第十六NMOS管的栅极和所述的第十七NMOS管的源极连接且其连接端为所述的三值绝热多米诺文字运算电路的第一时钟信号输入端，所述的第五PMOS管的漏极、所述的第六PMOS管的栅极、所述的第八PMOS管的漏极、所述的第九PMOS管的栅极、所述的第十三NMOS管的源极、所述的第十四NMOS管的栅极、所述的第十六NMOS管的源极和所述的第十七NMOS管的栅极连接且其连接端为所述的三值绝热多米诺文字运算电路的第二时钟信号输入端；所述的波形转换模块由第十九NMOS管、第二十NMOS管、第二i^一 NMOS管、第二十二 NMOS管、第二十三NMOS管和第二十四NMOS管组成，所述的第十九NMOS管的漏极与所述的第十二 NMOS管的漏极连接，所述的第十九NMOS管的源极与所述的第二十NMOS管的栅极连接，所述的第二十一 NMOS管的漏极与所述的第十八NMOS管的源极连接，所述的第二十一 NMOS管的源极与所述的第二十二 NMOS管的栅极连接，所述的第二十三NMOS管的漏极与所述的第十PMOS管的源极连接，所述的第二十三NMOS 管的源极与所述的第二十四NMOS管的栅极连接，所述的第十九NMOS管的栅极、所述的第二十一 NMOS管的栅极和所述的第二十三NMOS管的栅极与所述的三值绝热多米诺文字运算电路的第一时钟信号输入端连接，所述的第二十NMOS管的源极、所述的第二十二 NMOS管的源极和所述的第二十四NMOS管的源极与所述的三值绝热多米诺文字运算电路的第二时钟信号输入端连接，所述的第二十NMOS管的漏极、所述的第二十二NMOS管的漏极和所述的第二十四NMOS管的漏极为所述的三值绝热多米诺文字运算电路的信号输出端，其中，所述的第二十NMOS管的漏极输出逻辑值对应O的三值文字运算信号，所述的第二十二NMOS管的漏极输出逻辑值对应I的三值文字运算信号，所述的第二十四NMOS管的漏极输出逻辑值对应2的三值文字运算信号。所述的绝热多米诺缓冲器的输出信号与其输入信号幅值相同，且所述的绝热多米诺缓冲器的输出信号比其输入信号延迟半个时钟周期。所述的绝热多米诺缓冲器由第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三i^一 NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管和第三十五NMOS管组成，所述的第i^一PMOS管的源极、所述的第十三PMOS管的栅极和所述的第二十五NMOS管的漏极连接，所述的第二十五NMOS管的源极和所述的第二十六NMOS管的漏极连接，所述的第十二 PMOS管的源极和所述的第十三PMOS管的漏极连接，所述的第十三PMOS管的源极、所述的第二十七NMOS管的漏极和所述的第三i^一 NMOS管的漏极连接，所述的第十四PMOS管的源极、所述的第十六PMOS管的栅极、所述的第二十八NMOS管的漏极和所述的第三十一 NMOS管的栅极连接，所述的第二十八NMOS管的源极和所述的第二十九NMOS管的漏极连接，所述的第十五PMOS管的源极和所述的第十六PMOS管的漏极连接，所述的第十六PMOS管的源极、所述的第三十NMOS管的漏极和所述的第三十四NMOS管的漏极连接，所述的第三i^一 NMOS管的源极和所述的第三十二 NMOS管的漏极连接，所述的第三十二 NMOS管的源极和所述的第三十三NMOS管的栅极连接，所述的第三十四NMOS管的源极和所述的第三十五NMOS管的栅极连接，所述的第二十五NMOS管的栅极和所述的第二十八匪OS管的栅极连接且其连接端为所述的绝热多米诺缓冲器的信号输入端，所述的第三十三NMOS管的漏极和所述的第三十五NMOS管的漏极连接且其连接端为所述的绝热多米诺缓冲器的信号输出端，所述的第十一 PMOS管的漏极、所述的第十二 PMOS管的栅极、所述的第十四PMOS管的漏极、所述的第十五PMOS管的栅极、所述的第二十六NMOS管的源极、所述的第二十七NMOS管的栅极、所述的第二十九NMOS管的源极、所述的第三十NMOS管的栅极和所述的第三十五NMOS管的源极连接且其连接端为所述的绝热多米诺缓冲器的第一时钟信号输入端，所述的第十一PMOS管的栅极、所述的第十二 PMOS管的漏极、所述的第十四PMOS管的栅极、所述的第十五PMOS管的漏极、所述的第二十六NMOS管的栅极、所述的第二十七NMOS管的源极、所述的第二十九NMOS管的栅极、所述的第三十NMOS管的源极、所述的第三十二 NMOS管的栅极和所述的第三十四NMOS管的栅极连接且其连接端为所述的绝热多米诺缓冲器的第二时钟信号输入端，所述的第三十三NMOS管的源极为所述的绝热多米诺缓冲器的第三时钟信号输入端，所述的绝热多米诺缓冲器的第一时钟信号输入端接入的时钟信号与所述的三值正循环门的第一时钟信号输入端接入的时钟信号相同，所述的绝热多米诺缓冲器的第二时钟信号输入端接入的时钟信号与所述的三值正循环门的第二时钟信号输入端接入的时钟信号相同，所述的绝热多米诺缓冲器的第三时钟信号输入端接入的时钟信号与所述的三值正循环门的第三时钟信号输入端接入的时钟信号的幅值相同，相位相差180度。一种基于多米诺电路的超低功耗三值多位计数器，由η位三值计数单元和η位计数器使能信号产生电路组成，所述的三值计数单元包括三值正循环门、三值绝热多米诺文字运算电路和绝热多米诺缓冲器，所述的三值正循环门设置有信号输入端、信号输出端、第一时钟信号输入端、第二时钟信号输入端，第三时钟信号输入端、使能信号输入端和互补使能信号输入端，所述的三值绝热多米诺文字运算电路设置有信号输入端、信号输出端、第一时钟信号输入端和第二时钟信号输入端，所述的三值绝热多米诺文字运算电路的信号输入端与所述的绝热多米诺缓冲器的信号输出端连接，所述的三值绝热多米诺文字运算电路的信号输出端与所述的三值正循环门的信号输入端连接，所述的三值正循环门的信号输出端与所述的绝热多米诺缓冲器的信号输入端连接，所述的三值正循环门的第一时钟信号输入端和所述的三值绝热多米诺文字运算电路的第一时钟信号输入端连接，所述的三值正循环门的使能信号输入端、所述的三值正循环门的第二时钟信号输入端和所述的三值绝热多米诺文字运算电路的第二时钟信号输入端连接，所述的三值正循环门的第一时钟信号输入端接入的时钟信号与所述的三值正循环门的第二时钟信号输入端接入的时钟信号的幅值相同且相位相差180度，所述的三值正循环门的第二时钟信号输入端接入的时钟信号与所述的三值正循环门的第三时钟信号输入端接入的时钟信号的相位相同，且所述的三值正循环门的第二时钟信号输入端接入的时钟信号的幅值是所述的三值正循环门的第三时钟信号输入端接入的时钟信号的幅值的两倍，所述的计数器使能信号产生电路设置有低位文字运算信号输入端、低位使能信号输入端、高位使能信号输出端、互补高位使能信号输出端、第一时钟信号输入端和第二时钟信号输入端，所述的计数器使能信号产生电路的第一时钟信号输入端和所述的计数器使能信号产生电路的第二时钟信号输入端接入的时钟信号的相位相差180度且幅值相同，所述的计数器使能信号产生电路的第一时钟信号输入端接入的时钟信号的幅值与所述的三值正循环门的第一时钟信号输入端接入的时钟信号的幅值相同，第I位的三值计数单元中的三值正循环门的使能信号输入端与其第二时钟信号输入端连接，第I位的三值计数单元中的三值正循环门的互补使能信号输入端接入逻辑O，第I位的计数器使能信号产生电路的低位使能信号输入端与其第二时钟信号输入端连接，第j位的计数器使能信号产生电路的低位文字运算信号输入端与第j位三值计数单元中的三值绝热多米诺文字运算电路的信号输出端连接，接入第j位三值计数单元中的三值绝热多米诺文字运算电路输出的对应逻辑2的文字运算信号，第k位计数器使能信号产生电路的高位使能信号输出端、第k+Ι位的计数器使能信号产生电路的低位使能信号输入端和第k+1位三值计数单元中的三值正循环门的使能信号输入端连接，第k位计数器使能信号产生电路的互补高位使能信号输出端与第k+Ι位三值计数单元中的三值正循环门的互补使能信号输入端连接，低一位的三值计数单元的各个时钟信号输入端接入的时钟信号的相位与高一位的三值计数单元中相应的时钟信号输入端接入的时钟信号的相位相差180度，第m位三值计数单元中的三值绝热多米诺文字运算电路与绝热多米诺缓冲器的连接端连接有输出端与输入端依次串联的n-m-1个绝热多米诺缓冲器，第m位三值计数单元中三值正循环门的信号输出端连接的n-m个绝热多米诺缓冲器中相邻两个绝热多米诺缓冲器的对应时钟信号输入端接入的时钟信号的相位相差180度，其中η≥2，j=l，2，……，n ;k=l，2，……，n-1 ;m=l，2，......，n_2。所述的计数器使能信号产生电路包括第十七PMOS管、第十八PMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四i^一NMOS管、第四十二 NMOS管和第四十三NMOS管，所述的第十七PMOS管的源极、所述的第十八PMOS管的栅极、所述的第三十六NMOS管的漏极和所述的第四十NMOS管的漏极连接，所述的第三十六NMOS管的源极与所述的第三十七NMOS管的漏极连接，所述的第三十七NMOS管的源极与所述的第三十八NMOS管的漏极连接，所述的第十八PMOS管的源极、所述的第三十九NMOS管的漏极和所述的第四十二 NMOS管的漏极连接，所述的第四十NMOS管的源极与所述的第四十一 NMOS管的栅极连接，所述的第四十二 NMOS管的源极与所述的第四十三NMOS管的栅极连接，所述的第十七PMOS管的漏极、所述的第三十八NMOS管的源极、所述的第三十九NMOS管的栅极、所述的第四十一 NMOS管的源极和所述的第四十三NMOS管的源极连接且其连接端为所述的计数器使能信号产生电路的第一时钟信号输入端，所述的第十七PMOS管的栅极、所述的第十八PMOS管的漏极、所述的第三十八NMOS管的栅极、所述的第三十九NMOS管的源极、所述的第四十NMOS管的栅极和所述的第四十二 NMOS管的栅极连接且其连接端为所述的计数器使能信号产生电路的第二时钟信号输入端，所述的第三十六NMOS管的栅极为所述的计数器使能信号产生电路的低位使能信号输入端，所述的第三十七NMOS管的栅极为所述的计数器使能信号产生电路的低位文字运算信号输入端，所述的第四十一 NMOS管的漏极为所述的计数器使能信号产生电路的互补高位使能信号输出端，所述的第四十三NMOS管的漏极为所述的计数器使能信号产生电路的高位使能信号输出端。

所述的三值正循环门包括用于控制逻辑I信号产生的第一控制信号产生电路、用于控制逻辑2信号产生的第二控制信号产生电路和输出信号产生电路，所述的第一控制信号产生电路包括第一 PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管和第五NMOS管，所述的第一 PMOS管的源极、所述的第一 NMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为第一控制信号输出端，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 NMOS管的源极、所述的第三NMOS管的漏极和所述的第五NMOS管的源极连接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第二控制信号产生电路包括第二 PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管，所述的第二 PMOS管的源极、所述的第六NMOS管的漏极和所述的第九NMOS管的漏极连接且其连接端为第二控制信号输出端，所述的第六NMOS管的源极与所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极、所述的第八NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第九NMOS管的源极与所述的第十NMOS管的漏极连接，所述的输出信号产生电路包括第三PMOS管、第四PMOS管和第i^一 NMOS管，所述的第三PMOS管的栅极与所述的第一控制信号输出端连接，所述的第四PMOS管的栅极与所述的第二控制信号输出端连接，所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第十一NMOS管的漏极连接且其连接端为所述的三值正循环门的信号输出端，所述的第一 NMOS管的栅极与所述的第六NMOS管的栅极连接且其连接端为所述的三值正循环门的互补使能信号输入端，所述的第四匪OS管的栅极和所述的第九NMOS管的栅极连接且其连接端为三值正循环门的使能信号输入端，所述的第二 NMOS管的栅极、所述的第五NMOS管的栅极、所述的第七NMOS管的栅极和所述的第十NMOS管的栅极为所述的三值正循环门的信号输入端，其中所述的第五NMOS管的栅极接入逻辑值对应O的三值文字运算信号，所述的第二 NMOS管的栅极和所述的第十NMOS管的栅极均接入逻辑值对应I的三值文字运算信号，所述的第七NMOS管的栅极接入逻辑值对应2的三值文字运算信号，所述的第一 PMOS管的漏极、所述的第二 PMOS管的漏极、所述的第三NMOS管的源极、所述的第八NMOS管的源极和所述的第十一 NMOS管的栅极连接且其连接端为所述的三值正循环门的第一时钟信号输入端，所述的第一 PMOS管的栅极、所述的 第二 PMOS管的栅极、所述的第三NMOS管的栅极、所述的第八NMOS管的栅极、所述的第四PMOS管的漏极和所述的第十一 NMOS管的源极连接且其连接端为所述的三值正循环门的第二时钟信号输入端，所述的第三PMOS管的漏极为所述的三值正循环门的第三时钟信号输入端。所述的绝热多米诺缓冲器的输出信号与其输入信号幅值相同，且所述的绝热多米诺缓冲器的输出信号比其输入信号延迟半个时钟周期。所述的绝热多米诺缓冲器由第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三i^一 NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管和第三十五NMOS管组成，所述的第i^一PMOS管的源极、所述的第十三PMOS管的栅极和所述的第二十五NMOS管的漏极连接，所述的第二十五NMOS管的源极和所述的第二十六NMOS管的漏极连接，所述的第十二 PMOS管的源极和所述的第十三PMOS管的漏极连接，所述的第十三PMOS管的源极、所述的第二十七NMOS管的漏极和所述的第三i^一 NMOS管的漏极连接，所述的第十四PMOS管的源极、所述的第十六PMOS管的栅极、所述的第二十八NMOS管的漏极和所述的第三十一 NMOS管的栅极连接，所述的第二十八NMOS管的源极和所述的第二十九NMOS管的漏极连接，所述的第十五PMOS管的源极和所述的第十六PMOS管的漏极连接，所述的第十六PMOS管的源极、所述的第三十NMOS管的漏极和所述的第三十四NMOS管的漏极连接，所述的第三i^一 NMOS管的源极和所述的第三十二 NMOS管的漏极连接，所述的第三十二 NMOS管的源极和所述的第三十三NMOS管的栅极连接，所述的第三十四NMOS管的源极和所述的第三十五NMOS管的栅极连接，所述的第二十五NMOS管的栅极和所述的第二十八NMOS管的栅极连接且其连接端为所述的绝热多米诺缓冲器的信号输入端，所述的第三十三NMOS管的漏极和所述的第三十五NMOS管的漏极连接且其连接端为所述的绝热多米诺缓冲器的信号输出端，所述的第十一 PMOS管的漏极、所述的第十二 PMOS管的栅极、所述的第十四PMOS管的漏极、所述的第十五PMOS管的栅极、所述的第二十六NMOS管的源极、所述的第二十七NMOS管的栅极、所述的第二十九NMOS管的源极、所述的第三十NMOS管的栅极和所述的第三十五NMOS管的源极连接且其连接端为所述的绝热多米诺缓冲器的第一时钟信号输入端，所述的第十一PMOS管的栅极、所述的第十二 PMOS管的漏极、所述的第十四PMOS管的栅极、所述的第十五PMOS管的漏极、所述的第二十六NMOS管的栅极、所述的第二十七NMOS管的源极、所述的第二十九NMOS管的栅极、所述的第三十NMOS管的源极、所述的第三十二 NMOS管的栅极和所述的第三十四NMOS管的栅极连接且其连接端为所述的绝热多米诺缓冲器的第二时钟信号输入端，所述的第三十三NMOS管的源极为所述的绝热多米诺缓冲器的第三时钟信号输入端，所述的绝热多米诺缓冲器的第一时钟信号输入端接入的时钟信号与所述的三值正循环门的第一时钟信号输入端接入的时钟信号相同，所述的绝热多米诺缓冲器的第二时钟信号输入端接入的时钟信号与所述的三值正循环门的第二时钟信号输入端接入的时钟信号相同，所述的绝热多米诺缓冲器的第三时钟信号输入端接入的时钟信号与所述的三值正循环门的第三时钟信号输入端接入的时钟信号的幅值相同，相位相差180度。与现有技术相比，本发明的优点在于以开关一信号理论为指导，结合绝热逻辑、多值逻辑和多米诺电路设计三值计数器，本发明首先推导出带使能端的三值正循环门电路开关级结构，并结合三值绝热多米诺文字运算电路及绝热多米诺缓冲器得到三值计数单元(即一位三值计数器);然后推导出三值计数器使能信号产生电路结构式，将三值计数单元和三值计数器使能信号产生电路通过级联得到三值多位计数器；经Spice软件模拟证明本发明所设计的基于多米诺电路的超低功耗三值四位计数器逻辑功能正确，与四位常规三值多米诺计数器相比，能耗节省约63%。


图1为本发明的三值计数单元的电路结构图；图2 Ca)为本发明的三值正循环门的电路图；图2 (b)为图2 Ca)的符号图；图3 Ca)为本发明的三值绝热多米诺文字运算电路的文字运算模块的电路图；图3 (b)为本发明的三值绝热多米诺文字运算电路的波形转换模块的电路图；图3 (c)为本发明的三值绝热多米诺文字运算电路的符号图；图4 Ca)为本发明的绝热多米诺缓冲器；图4 (b)为图4 Ca)的符号图；图5为本发明的时钟波形图；图6为本发明的三值四位计数器的电路结构图；图7 Ca)为本发明的计数器使能信号产生电路的电路图7 (b)为7 (a)的符号图；图8为本发明的三值四位计数器模拟波形图；图9为本发明的三值四位计数器与常规的三值四位多米诺计数器的功耗比较图。
具体实施例方式以下结合附图实施例对本发明作进一步详细描述。本发明公开了一种基于多米诺电路的超低功耗三值计数单元，包括三值正循环门、三值绝热多米诺文字运算电路和绝热多米诺缓冲器，三值正循环门设置有信号输入端、信号输出端、第一时钟信号输入端、第二时钟信号输入端，第三时钟信号输入端、使能信号输入端和互补使能信号输入端，三值绝热多米诺文字运算电路设置有信号输入端、信号输出端、第一时钟信号输入端和第二时钟信号输入端，三值绝热多米诺文字运算电路的信号输入端与绝热多米诺缓冲器的信号输出端连接，三值绝热多米诺文字运算电路的信号输出端与三值正循环门的信号输入端连接，三值正循环门的信号输出端与绝热多米诺缓冲器的信号输入端连接，三值正循环门的第一时钟信号输入端和三值绝热多米诺文字运算电路的第一时钟信号输入端连接，三值正循环门的使能信号输入端、三值正循环门的第二时钟信号输入端和三值绝热多米诺文字运算电路的第二时钟信号输入端连接，三值正循环门的第一时钟信号输入端接入的时钟信号与三值正循环门的第二时钟信号输入端接入的时钟信号的幅值相同且相位相差180度,三值正循环门的第二时钟信号输入端接入的时钟信号与三值正循环门的第三时钟信号输入端接入的时钟信号的相位相同，且三值正循环门的第二时钟信号输入端接入的时钟信号的幅值是三值正循环门的第三时钟信号输入端接入的时钟信号的幅值的两倍。实施例:如图1所示，一种基于多米诺电路的超低功耗三值计数单元，包括三值正循环门、三值绝热多米诺文字运算电路和绝热多米诺缓冲器，三值正循环门设置有信号输入端、信号输出端、第一时钟信号输入端、第二时钟信号输入端，第三时钟信号输入端、使能信号输入端和互补使能信号输入端，三值绝热多米诺文字运算电路设置有信号输入端、信号输出端、第一时钟信号输入端和第二时钟信号输入端，三值绝热多米诺文字运算电路的信号输入端与绝热多米诺缓冲器的信号输出端连接，三值绝热多米诺文字运算电路的信号输出端与三值正循环门的信号输入端连接，三值正循环门的信号输出端与绝热多米诺缓冲器的信号输入端连接，三值正循环门的第一时钟信号输入端和三值绝热多米诺文字运算电路的第一时钟信号输入端连接，三值正循环门的使能信号输入端、三值正循环门的第二时钟信号输入端和三值绝热多米诺文字运算电路的第二时钟信号输入端连接，三值正循环门的第一时钟信号输入端接入的时钟信号与三值正循环门的第二时钟信号输入端接入的时钟信号的幅值相同且相位相差180度，三值正循环门的第二时钟信号输入端接入的时钟信号与三值正循环门的第三时钟信号输入端接入的时钟信号的相位相同，且三值正循环门的第二时钟信号输入端接入的时钟信号的幅值是三值正循环门的第三时钟信号输入端接入的时钟信号的幅值的两倍。如图2 Ca)所示，本实施例中，三值正循环门包括用于控制逻辑I信号产生的第一控制信号产生电路、用于控制逻辑2信号产生的第二控制信号产生电路和输出信号产生电路，第一控制信号产生电路包括第一 PMOS管P1、第一 NMOS管N1、第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4和第五NMOS管N5，第一 PMOS管Pl的源极、第一 NMOS管NI的漏极和第四NMOS管N4的漏极连接且其连接端为第一控制信号输出端，第一控制信号输出端输出控制逻辑I产生的第一控制信号Y1，第一 NMOS管NI的源极与第二 NMOS管N2的漏极连接，第二 NMOS管N2的源极、第三NMOS管N3的漏极和第五NMOS管N5的源极连接，第四NMOS管N4的源极与第五NMOS管N5的漏极连接，第二控制信号产生电路包括第二 PMOS管P2、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9和第十NMOS管N10，第二 PMOS管P2的源极、第六NMOS管N6的漏极和第九NMOS管N9的漏极连接且其连接端为第二控制信号输出端，第二控制信号输出端输出控制逻辑2产生的第二控制信号Y2，第六NMOS管N6的源极与第七NMOS管N7的漏极连接，第七NMOS管N7的源极、第八NMOS管N8的漏极和第十NMOS管NlO的源极连接，第九NMOS管N9的源极与第十NMOS管NlO的漏极连接，输出信号产生电路包括第三PMOS管P3、第四PMOS管P4和第i^一 NMOS管NI I，第三PMOS管P3的栅极与第一控制信号输出端连接，第四PMOS管P4的栅极与第二控制信号输出端连接，第三PMOS管P3的源极、第四PMOS管P4的源极和第i^一 NMOS管Nll的漏极连接且其连接端为三值正循环门的信号输出端，第一 NMOS管NI的栅极与第六NMOS管N6的栅极连接且其连接端为三值正循环门的互补使能信号输入端，第四NMOS管N4的栅极和第九NMOS管N9的栅极连接且其连接端为三值正循环门的使能信号输入端，第二 NMOS管N2的栅极、第五NMOS管N5的栅极、第七NMOS管N7的栅极和第十NMOS管NlO的栅极为三值正循环门的信号输入端，其中第五NMOS管N5的栅极接入逻辑值对应O的三值文字运算信号，第二 NMOS管N2的栅极和第十NMOS管NlO的栅极均接入逻辑值对应I的三值文字运算信号，第七NMOS管N7的栅极接入逻辑值对应2的三值文字运算信号，第一 PMOS管Pl的漏极、第二 PMOS管P2的漏极、第三NMOS管N3的源极、第八NMOS管N8的源极和第i^一 NMOS管Nll的栅极连接且其连接端为三值正循环门的第一时钟信号输入端，第一 PMOS管Pl的栅极、第二 PMOS管P2的栅极、第三NMOS管N3的栅极、第八NMOS管N8的栅极、第四PMOS管P4的漏极和第十一 NMOS管NI I的源极连接且其连接端为三值正循环门的第二时钟信号输入端，第三PMOS管P3的漏极为三值正循环门的第三时钟信号输入端，三值正循环门的符号图如图2 (b)所示。 其中，三值正循环门的设计原理及过程为:带使能端的三值正循环门电路真值表如表I所不，表中C为使能信号，X为三值正循环门的输入信号，X—为三值正循环门的输出信号。表I三值正循环门电路真值表
~~O~O~~2~2X O I 2 O I 2
r O I 2 1 2 0由于多米诺电路的求值电路中一般只有NMOS管或PMOS管，无法直接判别逻辑I信号，所以三值正循环门电路的输入信号X首先要经过三值绝热多米诺文字运算电路设qXcVXVX2为输入信号X经过三值绝热多米诺文字运算电路后的输出信号，clk、^和I表示三个时钟信号，其中clk、I幅值电平对应逻辑2，Ug值电平对应逻辑I，I与同相，elk与巧与^^反相。根据开关一信号理论和三值正循环门电路真值表，可以推导出三值正循环门电路结构式。由于三值正循环门电路的输出信号X—有0、1、2三种逻辑值，因此需要不同的电路分别控制逻辑I信号和逻辑2信号的产生。令Y1是控制逻辑I信号产生的第一控制信号、Y2是控制逻辑2信号产生的第二控制信号，则其开关级结构式如下:
权利要求
1.一种基于多米诺电路的超低功耗三值计数单元，其特征在于包括三值正循环门、三值绝热多米诺文字运算电路和绝热多米诺缓冲器，所述的三值正循环门设置有信号输入端、信号输出端、第一时钟信号输入端、第二时钟信号输入端，第三时钟信号输入端、使能信号输入端和互补使能信号输入端，所述的三值绝热多米诺文字运算电路设置有信号输入端、信号输出端、第一时钟信号输入端和第二时钟信号输入端，所述的三值绝热多米诺文字运算电路的信号输入端与所述的绝热多米诺缓冲器的信号输出端连接，所述的三值绝热多米诺文字运算电路的信号输出端与所述的三值正循环门的信号输入端连接，所述的三值正循环门的信号输出端与所述的绝热多米诺缓冲器的信号输入端连接，所述的三值正循环门的第一时钟信号输入端和所述的三值绝热多米诺文字运算电路的第一时钟信号输入端连接，所述的三值正循环门的使能信号输入端、所述的三值正循环门的第二时钟信号输入端和所述的三值绝热多米诺文字运算电路的第二时钟信号输入端连接，所述的三值正循环门的第一时钟信号输入端接入的时钟信号与所述的三值正循环门的第二时钟信号输入端接入的时钟信号的幅值相同且相位相差180度，所述的三值正循环门的第二时钟信号输入端接入的时钟信号与所述的三值正循环门的第三时钟信号输入端接入的时钟信号的相位相同，且所述的三值正循环门的第二时钟信号输入端接入的时钟信号的幅值是所述的三值正循环门的第三时钟信号输入端接入的时钟信号的幅值的两倍。
2.根据权利要求1所述的基于多米诺电路的超低功耗三值计数单元，其特征在于所述的三值正循环门包括用于控制逻辑I信号产生的第一控制信号产生电路、用于控制逻辑2信号产生的第二控制信号产生电路和输出信号产生电路，所述的第一控制信号产生电路包括第一 PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管和第五NMOS管，所述的第一 PMOS管的源极、所述的第一 NMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为第一控制信号输出端，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 NMOS管的源极、所述的第三NMOS管的漏极和所述的第五NMOS管的源极连接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第二控制信号产生电路包括第二 PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管，所述的第二 PMOS管的源极、所述的第六NMOS管的漏极和所述的第九NMOS管的漏极连接且其连接端为第二控制信号输出端，所述的第六NMOS管的源极与所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极、所述的第八NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第九NMOS管的源极与所述的第十NMOS管的漏极连接，所述的输出信号产生电路包括第三PMOS管、第四PMOS管和第i^一 NMOS管，所述的第三PMOS管的栅极与所述的第一控制信号输出端连接，所述的第四PMOS管的栅极与所述的第二控制信号输出端连接，所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第十一 NMOS管的漏极连接且其连接端为所述的三值正循环门的信号输出端，所述的第一 NMOS管的栅极与所述的第六NMOS管的栅极连接且其连接端为所述的三值正循环门的互补使能信号输入端，所述的第四NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为三值正循环门的使能信号输入端，所述的第二 NMOS管的栅极、所述的第五NMOS管的栅极、所述的第七NMOS管的栅极和所述的第十NMOS管的栅极为所述的三值正循环门的信号输入端，其中所述的第五NMOS管的栅极接入逻辑值对应O的三值文字运算信号，所述的第二 NMOS管的栅极和所述的第十NMOS管的栅极均接入逻辑值对应I的三值文字运算信号，所述的第七NMOS管的栅极接入逻辑值对应2的三值文字运算信号，所述的第一 PMOS管的漏极、所述的第二 PMOS管的漏极、所述的第三NMOS管的源极、所述的第八NMOS管的源极和所述的第十一 NMOS管的栅极连接且其连接端为所述的三值正循环门的第一时钟信号输入端，所述的第一 PMOS管的栅极、所述的第二 PMOS管的栅极、所述的第三NMOS管的栅极、所述的第八NMOS管的栅极、所述的第四PMOS管的漏极和所述的第十一 NMOS管的源极连接且其连接端为所述的三值正循环门的第二时钟信号输入端，所述的第三PMOS管的漏极为所述的三值正循环门的第三时钟信号输入端。
3.根据权利要求1或2所述的基于多米诺电路的超低功耗三值计数单元，其特征在于所述的三值绝热多米诺文字运算电路包括文字运算模块和波形转换模块，所述的文字运算模块由第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十二 NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管和第十八NMOS管组成，所述的第十二 NMOS管的栅极和所述的第十五NMOS管的栅极连接且其连接端为所述的三值绝热多米诺文字运算电路的信号输入端，所述的第十二NMOS管的漏极、所述的第五PMOS管的源极和所述的第七PMOS管的栅极连接，所述的第十二NMOS管的源极与所述的第十三NMOS管的漏极连接，所述的第六PMOS管的源极与所述的第七PMOS管的漏极连接，所述的第七PMOS管的源极、所述的第十四NMOS管的漏极和所述的第十八NMOS管的漏极连接，所述的第八PMOS管的源极、所述的第十五NMOS管的漏极、所述的第十PMOS管的栅极和 所述的第十八NMOS管的栅极连接，所述的第十五NMOS管的源极与所述的第十六NMOS管的漏极连接，所述的第九PMOS管的源极与所述的第十PMOS管的漏极连接，所述的第十PMOS管的源极与所述的第十七NMOS管的漏极连接，所述的第五PMOS管的栅极、所述的第六PMOS管的漏极、所述的第八PMOS管的栅极、所述的第九PMOS管的漏极、所述的第十三NMOS管的栅极、所述的第十四NMOS管的源极、所述的第十六NMOS管的栅极和所述的第十七NMOS管的源极连接且其连接端为所述的三值绝热多米诺文字运算电路的第一时钟信号输入端，所述的第五PMOS管的漏极、所述的第六PMOS管的栅极、所述的第八PMOS管的漏极、所述的第九PMOS管的栅极、所述的第十三NMOS管的源极、所述的第十四NMOS管的栅极、所述的第十六NMOS管的源极和所述的第十七NMOS管的栅极连接且其连接端为所述的三值绝热多米诺文字运算电路的第二时钟信号输入端；所述的波形转换模块由第十九NMOS管、第二十NMOS管、第二i^一 NMOS管、第二十二 NMOS管、第二十三NMOS管和第二十四NMOS管组成，所述的第十九NMOS管的漏极与所述的第十二 NMOS管的漏极连接，所述的第十九NMOS管的源极与所述的第二十NMOS管的栅极连接，所述的第二十一 NMOS管的漏极与所述的第十八NMOS管的源极连接，所述的第二十一 NMOS管的源极与所述的第二十二 NMOS管的栅极连接，所述的第二十三NMOS管的漏极与所述的第十PMOS管的源极连接，所述的第二十三NMOS管的源极与所述的第二十四NMOS管的栅极连接，所述的第十九NMOS管的栅极、所述的第二十一 NMOS管的栅极和所述的第二十三NMOS管的栅极与所述的三值绝热多米诺文字运算电路的第一时钟信号输入端连接，所述的第二十NMOS管的源极、所述的第二十二 NMOS管的源极和所述的第二十四NMOS管的源极与所述的三值绝热多米诺文字运算电路的第二时钟信号输入端连接，所述的第二十NMOS管的漏极、所述的第二十二NMOS管的漏极和所述的第二十四NMOS管的漏极为所述的三值绝热多米诺文字运算电路的信号输出端，其中，所述的第二十NMOS管的漏极输出逻辑值对应O的三值文字运算信号，所述的第二十二NMOS管的漏极输出逻辑值对应I的三值文字运算信号，所述的第二十四NMOS管的漏极输出逻辑值对应2的三值文字运算信号。
4.根据权利要求1或2所述的基于多米诺电路的超低功耗三值计数单元，其特征在于所述的绝热多米诺缓冲器的输出信号与其输入信号幅值相同，且所述的绝热多米诺缓冲器的输出信号比其输入信号延迟半个时钟周期。
5.根据权利要求4所述的基于多米诺电路的超低功耗三值计数单元，其特征在于所述的绝热多米诺缓冲器由第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三i^一 NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管和第三十五NMOS管组成，所述的第i^一 PMOS管的源极、所述的第十三PMOS管的栅极和所述的第二十五NMOS管的漏极连接，所述的第二十五NMOS管的源极和所述的第二十六NMOS管的漏极连接，所述的第十二 PMOS管的源极和所述的第十三PMOS管的漏极连接，所述的第十三PMOS管的源极、所述的第二十七NMOS管的漏极和所述的第三十一 NMOS管的漏极连接，所述的第十四PMOS管的源极、所述的第十六PMOS管的栅极、所述的第二十八NMOS管的漏极和所述的第三十一 NMOS管的栅极连接，所述的第二十八NMOS管的源极和所述的第二十九NMOS管的漏极连接,所述的第十五PMOS管的源极和所述的第十六PMOS管的漏极连接，所述的第十六PMOS管的源极、所述的第三十NMOS管的漏极和所述的第三十四NMOS管的漏极连接，所述的第三十一 NMOS管的源极和所述的第三十二 NMOS管的漏极连接，所述的第三十二 NMOS管的源极和所述的第三十三NMOS管的栅极连接，所述的第三十四NMOS管的源极和所述的第三十五NMOS管的栅极连接，所述的第二十五NMOS管的栅极和所述的第二十八NMOS管的栅极连接且其连接端为所述的绝热多米诺缓冲器的信号输入端，所述的第三十三NMOS管的漏极和所述的第三十五NMOS管的漏极连接且其连接端为所述的绝热多米诺缓冲器的信号输出端，所述的第十一 PMOS管的漏极、所述的第十二 PMOS管的栅极、所述的第十四PMOS管的漏极、所述的第十五PMOS管的栅极、所述的第二十六NMOS管的源极、所述的第二十七NMOS管的栅极、所述的第二十九NMOS管的源极、所述的第三十NMOS管 的栅极和所述的第三十五NMOS管的源极连接且其连接端为所述的绝热多米诺缓冲器的第一时钟信号输入端，所述的第十一 PMOS管的栅极、所述的第十二 PMOS管的漏极、所述的第十四PMOS管的栅极、所述的第十五PMOS管的漏极、所述的第二十六NMOS管的栅极、所述的第二十七NMOS管的源极、所述的第二十九NMOS管的栅极、所述的第三十NMOS管的源极、所述的第三十二匪OS管的栅极和所述的第三十四NMOS管的栅极连接且其连接端为所述的绝热多米诺缓冲器的第二时钟信号输入端，所述的第三十三NMOS管的源极为所述的绝热多米诺缓冲器的第三时钟信号输入端，所述的绝热多米诺缓冲器的第一时钟信号输入端接入的时钟信号与所述的三值正循环门的第一时钟信号输入端接入的时钟信号相同，所述的绝热多米诺缓冲器的第二时钟信号输入端接入的时钟信号与所述的三值正循环门的第二时钟信号输入端接入的时钟信号相同，所述的绝热多米诺缓冲器的第三时钟信号输入端接入的时钟信号与所述的三值正循环门的第三时钟信号输入端接入的时钟信号的幅值相同，相位相差180度。
6.一种基于多米诺电路的超低功耗三值多位计数器，其特征在于由η位三值计数单元和η位计数器使能信号产生电路组成，所述的三值计数单元包括三值正循环门、三值绝热多米诺文字运算电路和绝热多米诺缓冲器，所述的三值正循环门设置有信号输入端、信号输出端、第一时钟信号输入端、第二时钟信号输入端，第三时钟信号输入端、使能信号输入端和互补使能信号输入端，所述的三值绝热多米诺文字运算电路设置有信号输入端、信号输出端、第一时钟信号输入端和第二时钟信号输入端，所述的三值绝热多米诺文字运算电路的信号输入端与所述的绝热多米诺缓冲器的信号输出端连接，所述的三值绝热多米诺文字运算电路的信号输出端与所述的三值正循环门的信号输入端连接，所述的三值正循环门的信号输出端与所述的绝热多米诺缓冲器的信号输入端连接，所述的三值正循环门的第一时钟信号输入端和所述的三值绝热多米诺文字运算电路的第一时钟信号输入端连接，所述的三值正循环门的使能信号输入端、所述的三值正循环门的第二时钟信号输入端和所述的三值绝热多米诺文字运算电路的第二时钟信号输入端连接，所述的三值正循环门的第一时钟信号输入端接入的时钟信号与所述的三值正循环门的第二时钟信号输入端接入的时钟信号的幅值相同且相位相差180度，所述的三值正循环门的第二时钟信号输入端接入的时钟信号与所述的三值正循环门的第三时钟信号输入端接入的时钟信号的相位相同，且所述的三值正循环门的第二时钟信号输入端接入的时钟信号的幅值是所述的三值正循环门的第三时钟信号输入端接入的时钟信号的幅值的两倍，所述的计数器使能信号产生电路设置有低位文字运算信号输入端、低位使能信号输入端、高位使能信号输出端、互补高位使能信号输出端、第一时钟信号输入端和第二时钟信号输入端，所述的计数器使能信号产生电路的第一时钟信号输入端和所述的计数器使能信号产生电路的第二时钟信号输入端接入的时钟信号的相位相差180度且幅值相同，所述的计数器使能信号产生电路的第一时钟信号输入端接入的时钟信号的幅值与所述的三值正循环门的第一时钟信号输入端接入的时钟信号的幅值相同，第I位的三值计数单元中的三值正循环门的使能信号输入端与其第二时钟信号输入端连接，第I位的三值计数单元中的三值正循环门的互补使能信号输入端接入逻辑0，第I位的计数器使能信号产生电路的低位使能信号输入端与其第二时钟信号输入端连接，第j位的计数器使能信号产生电路的低位文字运算信号输入端与第j位三值计数单元中的三值绝热多米诺文字运算电路的信号输出端连接，接入第j位三值计数单元中的三值绝热多米诺文字运算电路输出的对应逻辑2的文字运算信号，第k位计数器使能信号产生电路的高位使能信号输出端、第k+Ι位的计数器使能信号产生电路的低位使能信号输入端和第k+Ι位三值计数单元中的三值正循环门的使能信号输入端连接，第k位计数器使能信号产生电路的互补高位 使能信号输出端与第k+Ι位三值计数单元中的三值正循环门的互补使能信号输入端连接，低一位的三值计数单元的各个时钟信号输入端接入的时钟信号的相位与高一位的三值计数单元中相应的时钟信号输入端接入的时钟信号的相位相差180度，第m位三值计数单元中的三值绝热多米诺文字运算电路与绝热多米诺缓冲器的连接端连接有输出端与输入端依次串联的η-m-l个绝热多米诺缓冲器，第m位三值计数单元中三值正循环门的信号输出端连接的n-m个绝热多米诺缓冲器中相邻两个绝热多米诺缓冲器的对应时钟信号输入端接入的时钟信号的相位相差180度，其中η > 2，j=l，2，……，n ；k=l, 2,......, n-1 ；m=l, 2,......, n-2。
7.根据权利要求6所述的基于多米诺电路的超低功耗三值多位计数器，其特征在于所述的计数器使能信号产生电路包括第十七PMOS管、第十八PMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管、第三十九NMOS管、第四十NMOS管、第四i^一 NMOS管、第四十二 NMOS管和第四十三NMOS管，所述的第十七PMOS管的源极、所述的第十八PMOS管的栅极、所述的第三十六NMOS管的漏极和所述的第四十NMOS管的漏极连接，所述的第三十六NMOS管的源极与所述的第三十七NMOS管的漏极连接，所述的第三十七NMOS管的源极与所述的第三十八NMOS管的漏极连接，所述的第十八PMOS管的源极、所述的第三十九NMOS管的漏极和所述的第四十二 NMOS管的漏极连接，所述的第四十NMOS管的源极与所述的第四十一 NMOS管的栅极连接，所述的第四十二 NMOS管的源极与所述的第四十三NMOS管的栅极连接，所述的第十七PMOS管的漏极、所述的第三十八NMOS管的源极、所述的第三十九NMOS管的栅极、所述的第四十一 NMOS管的源极和所述的第四十三NMOS管的源极连接且其连接端为所述的计数器使能信号产生电路的第一时钟信号输入端，所述的第十七PMOS管的栅极、所述的第十八PMOS管的漏极、所述的第三十八NMOS管的栅极、所述的第三十九NMOS管的源极、所述的第四十NMOS管的栅极和所述的第四十二 NMOS管的栅极连接且其连接端为所述的计数器使能信号产生电路的第二时钟信号输入端，所述的第三十六NMOS管的栅极为所述的计数 器使能信号产生电路的低位使能信号输入端，所述的第三十七NMOS管的栅极为所述的计数器使能信号产生电路的低位文字运算信号输入端，所述的第四十一NMOS管的漏极为所述的计数器使能信号产生电路的互补高位使能信号输出端，所述的第四十三NMOS管的漏极为所述的计数器使能信号产生电路的高位使能信号输出端。
8.根据权利要求6或7所述的基于多米诺电路的超低功耗三值多位计数器，其特征在于所述的三值正循环门包括用于控制逻辑I信号产生的第一控制信号产生电路、用于控制逻辑2信号产生的第二控制信号产生电路和输出信号产生电路，所述的第一控制信号产生电路包括第一 PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管和第五NMOS管，所述的第一 PMOS管的源极、所述的第一 NMOS管的漏极和所述的第四NMOS管的漏极连接且其连接端为第一控制信号输出端，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 NMOS管的源极、所述的第三NMOS管的漏极和所述的第五NMOS管的源极连接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第二控制信号产生电路包括第二 PMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管，所述的第二 PMOS管的源极、所述的第六NMOS管的漏极和所述的第九NMOS管的漏极连接且其连接端为第二控制信号输出端，所述的第六NMOS管的源极与所述的第七NMOS管的漏极连接，所述的第七NMOS管的源极、所述的第八NMOS管的漏极和所述的第十NMOS管的源极连接，所述的第九NMOS管的源极与所述的第十NMOS管的漏极连接，所述的输出信号产生电路包括第三PMOS管、第四PMOS管和第i^一 NMOS管，所述的第三PMOS管的栅极与所述的第一控制信号输出端连接，所述的第四PMOS管的栅极与所述的第二控制信号输出端连接，所述的第三PMOS管的源极、所述的第四PMOS管的源极和所述的第十一NMOS管的漏极连接且其连接端为所述的三值正循环门的信号输出端，所述的第一 NMOS管的栅极与所述的第六NMOS管的栅极连接且其连接端为所述的三值正循环门的互补使能信号输入端，所述的第四NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为三值正循环门的使能信号输入端，所述的第二 NMOS管的栅极、所述的第五NMOS管的栅极、所述的第七NMOS管的栅极和所述的第十NMOS管的栅极为所述的三值正循环门的信号输入端，其中所述的第五NMOS管的栅极接入逻辑值对应O的三值文字运算信号，所述的第二 NMOS管的栅极和所述的第十NMOS管的栅极均接入逻辑值对应I的三值文字运算信号，所述的第七NMOS管的栅极接入逻辑值对应2的三值文字运算信号，所述的第一 PMOS管的漏极、所述的第二 PMOS管的漏极、所述的第三NMOS管的源极、所述的第八NMOS管的源极和所述的第十一 NMOS管的栅极连接且其连接端为所述的三值正循环门的第一时钟信号输入端，所述的第一 PMOS管的栅极、所述的第二 PMOS管的栅极、所述的第三NMOS管的栅极、所述的第八NMOS管的栅极、所述的第四PMOS管的漏极和所述的第十一 NMOS管的源极连接且其连接端为所述的三值正循环门的第二时钟信号输入端，所述的第三PMOS管的漏极为所述的三值正循环门的第三时钟信号输入端。
9.根据权利要求6或7所述的基于多米诺电路的超低功耗三值多位计数器，其特征在于所述的绝热多米诺缓冲器的输出信号与其输入信号幅值相同，且所述的绝热多米诺缓冲器的输出信号比其输入信号延迟半个时钟周期。
10.根据权利要求6或7所述的基于多米诺电路的超低功耗三值多位计数器，其特征在于所述的绝热多米诺缓冲器由第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第十六PMOS管、第二十五NMOS管、第二十六NMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三i^一 NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管和第三十五NMOS管组成，所述的第i^一 PMOS管的源极、所述的第十三PMOS管的栅极和所述的第二十五NMOS管的漏极连接，所述的第二十五NMOS管的源极和所述的第二十六NMOS管的漏极连接，所述的第十二 PMOS管的源极和所述的第十三PMOS管的漏极连接，所述的第十三PMOS管的源极、所述的第二十七NMOS管的漏极和所述的第三i^一 NMOS管的漏极连接，所述的第十四PMOS管的源极、所述的第十六PMOS管的栅极、所述的第二十八NMOS管的漏极和所述的第三十一 NMOS管的栅极连接，所述的第二十八NMOS管的源极和所述的第二十九NMOS管的漏极连接,所述的第十五PMOS管的源极和所述的第十六PMOS管的漏极连接，所述的第十六PMOS管的源极、所述的第三十NMOS管的漏极和所述的第三十四NMOS管的漏极连接，所述的第三十一 NMOS管的源极和所述的第三十二 NMOS管的漏极连接，所述的第三十二 NMOS管的源极和所述的第三十三NMOS管的栅极连接，所述的第三十四NMOS管的源极和所述的第三十五NMOS管的栅极连接，所述的第二十五NMOS管的栅极和所述的第二十八NMOS管的栅极连接且其连接端为所述的绝热多米诺缓冲器的信号输入端，所述的第三十三NMOS管的漏极和所述的第三十五NMOS管的漏极连接且其连接端为所述的绝热多米诺缓冲器的信号输出端，所述的第十一 PMOS管的漏极、所述的第十二 PMOS管的栅极、所述的第十四PMOS管的漏极、所述的第十五PMOS管的栅极、所述的第二十六NMOS管的源极、所述的第二十七NMOS管的栅极、所述的第二十九NMOS管的源极、所述的第三十NMOS管的栅极和所述的第三十五NMOS管的源极连接且其连接端为所述的绝热多米诺缓冲器的第一时钟信号输入端，所述的第十一 PMOS管的栅极、所述的第十二 PMOS管的漏极、所述的第十四PMOS管的栅极、所述的第十五PMOS管的漏极、所述的第二十六NMOS管的栅极、所述的第二十七NMOS管的源极、所述的第二十九NMOS管的栅极、所述的第三十NMOS管的源极、所述的第三十二 NMOS管的栅极和所述的第三十四NMOS管的栅极连接且其连接端为所述的绝热多米诺缓冲器的第二时钟信号输入端，所述的第三十三NMOS管的源极为所述的绝热多米诺缓冲器的第三时钟信号输入端，所述的绝热多米诺缓冲器的第一时钟信号输入端接入的时钟信号与所述的三值正循环门的第一时钟信号输入端接入的时钟信号相同， 所述的绝热多米诺缓冲器的第二时钟信号输入端接入的时钟信号与所述的三值正循环门的第二时钟信号输入端接入的时钟信号相同，所述的绝热多米诺缓冲器的第三时钟信号输入端接入的时钟信号与所述的三值正循环门的第三时钟信号输入端接入的时钟信号的幅值 相同，相位相差180度。
全文摘要
本发明公开了一种基于多米诺电路的超低功耗三值计数单元及多位计数器，以开关—信号理论为指导，结合绝热逻辑、多值逻辑和多米诺电路设计三值计数器，本发明首先推导出带使能端的三值正循环门电路开关级结构，并结合三值绝热多米诺文字运算电路及绝热多米诺缓冲器得到三值计数单元(即一位三值计数器)；然后推导出三值计数器使能信号产生电路结构式，将三值计数单元和三值计数器使能信号产生电路通过级联得到三值多位计数器；优点是经Spice软件模拟证明本发明所设计的基于多米诺电路的超低功耗三值四位计数器逻辑功能正确，与常规三值四位多米诺计数器相比，能耗节省约63%。
文档编号H03K23/00GK103095288SQ20131000726
公开日2013年5月8日 申请日期2013年1月8日 优先权日2013年1月8日
发明者汪鹏君, 杨乾坤, 郑雪松 申请人:宁波大学