时钟产生装置及其方法
【专利摘要】一种时钟产生装置及其方法，该时钟产生装置包含有一第一延迟单元、一除频单元、一角度延迟单元、以及一第一计算单元。第一延迟单元接收一输入时钟，延迟输入时钟一预设时间，产生一输入延迟时钟。除频单元接收输入延迟时钟，除频输入延迟时钟，以产生一第一除频时钟与一第二除频时钟，且第一除频时钟的频率与第二除频时钟的频率均为输入延迟时钟的一预设倍数。角度延迟单元延迟第一除频时钟一第二预设时间，以产生一第一延迟时钟。而第一计算单元，依据第一除频时钟与第一延迟时钟的电平决定一第一输出时钟的第一边缘的触发时间，依据输入时钟与第一延迟时钟的电平决定第一输出时钟的第二边缘的下降时间。
【专利说明】时钟产生装置及其方法
【技术领域】
[0001] 本发明涉及一种电子装置，特别涉及一种时钟产生装置及其方法。
【背景技术】
[0002] -般时间交错类比数字转换器是将N个(或N个通道（channel))的类比数字转 换器并列配置，以使类比数字转换器的取样频率提升N倍。此种方式为高取样频率类比数 字转换器常用的作法。然而，时间交错类比数字转换器会面临许多非理想的问题，举凡N 个类比数字转换器彼此之间的取样时间不匹配（sampling timing mismatch)-也即取样 时间扭曲（sampling timing skew)、或者N个类比数字转换器彼此之间增益不匹配（gain mismatch)与偏移电压不匹配（offset mismatch)。
[0003] 取样时间不匹配是因为每个通道的类比数字转换器取样周期不同所致。例如，图 1A所示，利用Μ个分别为250MHZ的类比数字转换器ADC1、ADC2?ADCM构成一个1GHz的 类比数字转换器。以四个类比数字转换器为例，当类比数字转换器ADC1取样完信号，类比 数字转换器ADC2必须间隔1/lGHz (也就是Ins)进行取样，接着类比数字转换器ADC3在类 比数字转换器ADC2取样后隔Ι/GHz取样，接着依此类推，以产生图式右方的信号。在实务 上，往往每个通道的类比数字转换器之间取样时间并无法刚好做到间隔1ns，而造成N个类 比数字转换器取样时间不匹配的结果。
[0004] 取样时间不匹配，是因为类比数字转换器的信号源的信号路径长度不同与电路架 构不对称造成。例如，图1B显示的已知非重叠（non-overlap)时钟产生器。此非重叠时钟 产生器产生的时钟CK1、CK2作为2-通道的时间交错式类比数字转换器的时钟源，会有下列 问题发生：
[0005] 首先，时钟CK1和CK2是由CLKin经过粗体箭头路径产生，为了制造出非重叠时 钟。由于时钟CLKin到时钟CK1的路径和时钟CLKin到CK2的路径不能太短，但由于芯 片制作时具有元件无法完全相同的物理限制。因此，时钟CLKin到时钟CK1的路径和时钟 CLKin到CK2的路径不匹配，如此将造成2-通道时间交错式类比数字转换器取样时间不匹 配，降低电路效能。再者，即使扣除芯片制作时会有元件无法做到完全一样的物理限制，如 图1B所示，该时钟产生电路的架构并不对称，因此时钟CLKin到产生时钟CK1的时间和时 钟CLKin到产生CK2的时间会不同。
【发明内容】
[0006] 本发明的目的之一，在提供一种时钟产生装置与其方法，以减少传统时钟产生器 的多个时钟路径不匹配造成的问题。
[0007] 本发明的目的之一，在提供一种时钟产生装置及其方法，以减少传统时钟产生器 的多个时钟时间不匹配造成的问题。
[0008] 本发明的一实施例提供了一种时钟产生装置，包含有一第一延迟单元、一除频单 元、一角度延迟单元、以及一第一计算单元。第一延迟单元接收一输入时钟，延迟输入时钟 一预设时间，产生一输入延迟时钟。除频单元接收输入延迟时钟，除频输入延迟时钟，以产 生一第一除频时钟与一第二除频时钟，且第一除频时钟的频率与第二除频时钟的频率均为 输入延迟时钟的一预设倍数。角度延迟单元延迟第一除频时钟一第二预设时间，由该角度 延迟单元的第一输出端产生一第一延迟时钟。而第一计算单元，依据第一除频时钟与第一 延迟时钟的电平决定一第一输出时钟的第一边缘的触发时间，依据输入时钟与第一延迟时 钟的电平决定第一输出时钟的第二边缘的下降时间。
[0009] 本发明的另一实施例提供了一种时钟产生装置，包含有一第一延迟单元、一除频 单元、角度延迟单元、以及多个计算单元。第一延迟单元接收一输入时钟，延迟输入时钟一 预设时间，产生一输入延迟时钟。除频单元接收输入延迟时钟，除频输入延迟时钟，以产生 多个除频时钟，且每一除频时钟的频率为输入延迟时钟的一预设倍数。角度延迟单元，延迟 每一除频时钟一第二预设时间，以产生多个输出延迟时钟。而每一计算单元依据一除频时 钟与一输出延迟时钟的电平决定一输出时钟的第一边缘的触发时间，依据输入时钟与输出 延迟时钟的电平决定输出时钟的第二边缘的下降时间。其中，计算单元产生的多个输出时 钟不相互重叠。其中，计算单元包含有一第一晶体管、一第二晶体管、一第三晶体管、一第四 晶体管。第一晶体管与第二晶体管串联形成一第一路径、第三晶体管与第四晶体管串联形 成一第二路径，该第一路径并联第二路径以执行方程式ck= (c · ca)+ (c · cks)，其中ck 为该输出时钟、ca为该除频时钟、c为该输出延迟时钟。
[0010] 本发明的另一实施例提供了一种时钟产生方法，包含有下列步骤：首先，接收一输 入时钟，延迟输入时钟一预设时间,产生一输入延迟时钟。接收输入延迟时钟，除频输入延 迟时钟，以产生多个除频时钟，且每一除频时钟的频率为输入延迟时钟的一预设倍数。延迟 每一除频时钟一第二预设时间，以产生多个输出延迟角度时钟。依据一除频时钟与一输出 延迟角度时钟的电平决定一输出时钟的第一边缘的触发时间，依据输入时钟与输出延迟角 度时钟的电平决定输出时钟的第二边缘的下降时间，其中，多个输出时钟不相互重叠。
[0011] 本发明的时钟产生装置与方法利用逻辑电路控制输出时钟结束取样的边缘，降低 取样时间无法对准造成不匹配问题，也不需经过如已知技术较长的延迟路径，可减少传统 时钟产生装置在产生输出时钟之间不匹配路径的长度，提供准确的非重叠时钟，且解决已 知技术信号路径过长造成的不匹配问题。
【专利附图】
【附图说明】
[0012] 图1A显示已知技术的时间交错类比数字转换器示意图。
[0013] 图1B显示已知技术的时钟产生装置的示意图。
[0014] 图2A显示本发明一实施例的时钟产生装置的示意图。
[0015] 图2B显示本发明一实施例的延迟单元、除频单元的示意图。
[0016] 图2C显示本发明一实施例的计算单元的示意图。
[0017] 图2D显示本发明另一实施例的计算单元的示意图。
[0018] 图2E显示本发明一实施例的时钟产生装置的波形图。
[0019] 图3显示本发明另一实施例的时钟产生装置的波形图。
[0020] 图4显示本发明另一实施例的时钟产生装置的示意图。
[0021] 图5显示本发明一实施例的时钟产生方法的流程图。
[0022] 【符号说明】
[0023] 200时钟产生装置
[0024] 201、203 延迟单元
[0025] 202除频单元
[0026] 204、205 计算单元
[0027] 201a、2〇2b、2〇4a、 2〇5a 反相单元
[0028] 202a、203a 正反器
[0029] Ml、M2、M3、M4 晶体管
【具体实施方式】
[0030] 图2A显不本发明一实施例的时钟产生装置的不意图。时钟产生装置200可为一 低取样时间扭曲（sampling timing skew)的除N时钟产生器。时钟产生装置200包含有 一第一延迟单元201、一除频单元202、一 90度延迟单元203、一第一计算单元204、以及一 第二计算单元205。
[0031] 第一延迟单兀201接收一输入时钟cks，延迟输入时钟cks -预设时间dl，以产生 一输入延迟时钟ckdiff。
[0032] 除频单元202接收输入延迟时钟ckdiff，输出一反相输入延迟时钟，且除频 输入延迟时钟ckdiff以产生一第一除频时钟cla与一第二除频时钟c2a(图未示)。其中， 第一除频时钟cla的频率与第二除频时钟c2a的频率均为输入延迟时钟ckdiff的一预设 倍数1/N，N为自然数N小于无限大，例如二分之一倍。
[0033] 90度延迟单元203接收第一除频时钟cla与反相输入延迟时钟，且延迟该 第一除频时钟cla -第二预设时间d2,例如延迟90度的周期长度，以产生一第一延迟时钟 cl与一第二延迟时钟c2。本实施例延迟90度仅为示例，本发明不限于此，延迟长度可依据 设计者任意设计。
[0034] 第一计算单元204依据第一除频时钟cla与第一延迟时钟cl的电平决定一第一 输出时钟ckl的第一边缘(正缘)的触发时间，依据输入时钟cks与第一延迟时钟cl的电平 决定第一输出时钟ckl的第二边缘(负缘)的下降时间，且经过一反相单元204a来输出第一 输出时钟ckl。
[0035] 第二计算单元205依据第二除频时钟c2a与第二延迟时钟c2的电平决定一第二 输出时钟ck2的第一边缘(正缘)的触发时间，依据输入时钟cks与第二延迟时钟c2的电平 决定第二输出时钟ck2的第二边缘(负缘)的下降时间，且经过一反相单元205a来输出第二 输出时钟ck2。
[0036] 图2B、图2C显示本发明时钟产生装置200 -实施例的示意图。
[0037] 第一延迟单元201包含有多个反相单元201a，这些反相单元201a彼此串联，用以 延迟输入时钟cks以产生延迟一预设时间dl (未图示）的延迟时钟ckdiff。
[0038] 除频单元202包含有一第一正反器202a以及一反相单元202b。90度延迟单元203 包含有一第二正反器203a。第一正反器202a接收输入延迟时钟ckdiff，将输入延迟时钟 信号ckdiff作为时钟信号，且依据输入延迟时钟ckdiff由输出端产生第一除频时钟cla、
【权利要求】
1. 一种时钟产生装置，包含有： 一第一延迟单兀，接收一输入时钟，延迟所述输入时钟一预设时间，产生一输入延迟时 钟； 一除频单元，接收所述输入延迟时钟，除频所述输入延迟时钟，以产生一第一除频时钟 与一第二除频时钟，且所述第一除频时钟的频率与所述第二除频时钟的频率均为所述输入 延迟时钟的一预设倍数； 一角度延迟单元，延迟所述第一除频时钟一第二预设时间，由所述角度延迟单元的第 一输出端产生一第一延迟时钟；以及 一第一计算单元，依据所述第一除频时钟与所述第一延迟时钟的电平决定一第一输出 时钟的第一边缘的触发时间，依据所述输入时钟与所述第一延迟时钟的电平决定所述第一 输出时钟的第二边缘的下降时间。
2. 根据权利要求1所述的时钟产生装置，其中，所述角度延迟单元延迟所述第一除频 时钟所述第二预设时间，由所述角度延迟单元的第二输出端产生一第二延迟时钟，且所述 时钟产生装置还包含： 一第二计算单元，依据所述第二除频时钟与所述第二延迟时钟的电平决定一第二输出 时钟的第一边缘的触发时间，依据所述输入时钟与所述第二延迟时钟的电平决定所述第二 输出时钟的第二边缘的下降时间。
3. 根据权利要求1或2所述的时钟产生装置，其中，所述第一边缘为正缘、所述第二边 缘为负缘。
4. 根据权利要求1所述的时钟产生装置，其中，所述预设倍数为二分之一倍。
5. 根据权利要求1所述的时钟产生装置，其中，所述第二预设时间为90度的周期时间。
6. 根据权利要求1所述的时钟产生装置，其中，所述第一输出时钟与所述第二输出时 钟为非重叠时钟。
7. 根据权利要求1所述的时钟产生装置，其中，所述第一计算单元包含有多个晶体管， 一第一晶体管接收所述第一除频时钟、一第二晶体管耦接所述第一晶体管且接收所述第一 延迟时钟、一第三晶体管耦接所述第一晶体管且接收所述第一延迟时钟、一第四晶体管耦 接所述第二晶体管与所述第三晶体管且接收所述输入时钟。
8. 根据权利要求7所述的时钟产生装置，其中，所述第一晶体管与所述第二晶体管串 联形成一第一路径、所述第三晶体管与所述第四晶体管串联形成一第二路径，所述第一路 径并联所述第二路径以执行方程式ckl= (cl · cla) + (cl · cks)，其中，ckl为所述第一输 出时钟、cla为所述第一除频时钟、cl为所述第一延迟时钟。
9. 根据权利要求1所述的时钟产生装置，其中，所述第二计算单元包含有多个晶体管， 一第一晶体管接收所述第二除频时钟、一第二晶体管耦接所述第一晶体管且接收所述第二 延迟时钟、一第三晶体管耦接所述第一晶体管且接收所述第二延迟时钟、一第四晶体管耦 接所述第二晶体管与所述第三晶体管且接收所述输入时钟。
10. 根据权利要求9所述的时钟产生装置，其中，所述第一晶体管与所述第二晶体管串 联形成一第一路径、所述第三晶体管与所述第四晶体管串联形成一第二路径，所述第一路 径并联所述第二路径以执行方程式ck2= (c2 · c2a) + (c2 · cks)，其中，ck2为所述第二输 出时钟、c2a为所述第二除频时钟、c2为所述第二延迟时钟。
11. 一种时钟产生装置，包含有： 一第一延迟单兀，接收一输入时钟，延迟所述输入时钟一预设时间，产生一输入延迟时 钟； 一除频单元，接收所述输入延迟时钟，除频所述输入延迟时钟，以产生多个除频时钟， 且每一个所述除频时钟的频率为所述输入延迟时钟的一预设倍数； 一角度延迟单元，延迟每一个所述除频时钟一第二预设时间，以产生多个输出延迟时 钟；以及 多个计算单元，每一个所述计算单元依据一所述除频时钟与一所述输出延迟时钟的电 平决定一输出时钟的第一边缘的触发时间，依据所述输入时钟与所述输出延迟时钟的电平 决定所述输出时钟的第二边缘的下降时间； 其中，所述多个计算单元产生的所述多个输出时钟不相互重叠。
12. 根据权利要求11所述的时钟产生装置，其中，所述多个所述输出频率时钟供多个 通道的时间交错类比数字转换器使用。
13. 根据权利要求11所述的时钟产生装置，其中，所述计算单元包含有多个晶体管，一 第一晶体管接收所述除频时钟、一第二晶体管耦接所述第一晶体管且接收所述输出延迟时 钟、一第三晶体管耦接所述第一晶体管且接收所述输出延迟时钟、一第四晶体管耦接所述 第二晶体管与所述第三晶体管且接收所述输入时钟。
14. 根据权利要求13所述的时钟产生装置，其中，所述第一晶体管与所述第二晶体管 串联形成一第一路径、所述第三晶体管与所述第四晶体管串联形成一第二路径，所述第一 路径并联所述第二路径以执行方程式ck= (c · ca) + (c · cks)，其中，ck为所述输出时钟、 ca为所述除频时钟、c为所述输出延迟时钟。
15. 根据权利要求11所述的时钟产生装置，其中，所述第二预设时间为90度的周期时 间。
16. -种时钟产生方法，包含有： 接收一输入时钟，延迟所述输入时钟一预设时间，产生一输入延迟时钟； 接收所述输入延迟时钟，除频所述输入延迟时钟，以产生多个除频时钟，且每一个所述 除频时钟的频率为所述输入延迟时钟的一预设倍数； 延迟每一个所述除频时钟一第二预设时间，以产生多个输出延迟角度时钟；以及 依据一所述除频时钟与一所述输出延迟角度时钟的电平决定一输出时钟的第一边缘 的触发时间，依据所述输入时钟与所述输出延迟角度时钟的电平决定所述输出时钟的第二 边缘的下降时间；以及 其中，所述多个输出频率不相互重叠。
17. 根据权利要求16所述的时钟产生方法，其中，所述输出延迟角度时钟的延迟角度 为90度。
【文档编号】H03K3/86GK104113305SQ201310138975
【公开日】2014年10月22日 申请日期:2013年4月19日 优先权日:2013年4月19日
【发明者】黄诗雄, 林见儒 申请人:瑞昱半导体股份有限公司