专利名称：模数转换器前端电路的制作方法
技术领域：
本发明属于模数转换技术领域，具体涉及一种模数转换器前端电路。
背景技术：
随着新一代无线通信技术的飞速发展，系统对模数转换器的功耗和信息处理能力提出了更高的要求。因此，高速、高精度和低功耗成为ADC(Analog-to_Digital Converter,模数转换器)发展的主要趋势，综合考虑这三种因素，流水线结构成为最优选择。传统的流水线ADC主要由输入采样保持放大器、级转换电路、时钟电路和参考电路等部分组成。其中，输入米样保持放大器处在模拟信号处理的第一级，其功耗约占整体电路的20% 30%左右，其噪声和失真会无衰减地等效到输入端，因此为了减小功耗和降低噪声，设计者通常采用无输入采样保持放大器SHA-LESS (Sample and Hold Amplifier)的系统架构。但是,去掉输入采样保持放大器后，第一级转换电路中的MDAC (Multiplying Digital-to-AnalogConverter,乘法数模转换器)和子ADC将直接对快速变化的输入电压进行采样。一旦这两条信号路径存在失配，就会造成采样后的信号不一致，两者之间的电压差称为孔径误差。而且随着输入电压频率的增加，孔径误差会逐渐加大，最终会导致第一级转换电路所输出的余差电压超出后级电路的量程范围，进而出现功能性错误。传统的无输入采样保持放大器结构中，其直接连接输入信号的前端电路，即第一级转换电路的电路与控制时序的设计，主要有图1和图4所示的两种。如图1所示为级转换电路的电路设计图，如图2所示为图1所示的对应的两种控制时钟时序图。级电路在第一时钟相CKla、第三时钟相CKlc和第四时钟相CK2a控制下工作。在图2中，当第一时钟相CKla和第二时钟相CKlb为高时，第一时钟相CKla和第二时钟相CKlb控制的开关导通，MDAC和子ADC同时对输入电压进行跟踪，采样电容分别为MDAC中的第一电容Csl和第二电容Cs2，以及子ADC中的第三电容Ccmp，三个电容的顶板接地，底板接输入电压。此时，输入电压在MDAC和子ADC中的信号通路均为由开关导通电阻和电容所构成的无源RC跟踪通路，在设计上，只要保证这两条通路的开关与电容的等比例匹配，即保证它们的时间常数一样，就可以控制孔径误差，保证宽带输入性能。在第二时钟相CKlb的下降沿，第一电容Csl、第二电容Cs2和第三电容Ccmp的顶板接地开关同时断开，MDAC和子ADC同时完成对输入电压的采样。在采样完成之后，MDAC不能立刻进入放大相，原因是它在放大相中的工作需要子ADC的A/D转换结果信息，而子ADC在完成采样之后，还需要经过电压求差、预放大、以及锁存等步骤，才能完成A/D转换。此时钟方案采用的电路为如图3所示的静态比较器图，其预放大器具有一定带宽，因此，在MDAC的采样相即第一时钟相CKla,与放大相即第四时钟相CK2a之间，需要插入一个第三时钟相CKlc,为电压求差和预放大器提供建立时间，从而完成子ADC的A/D转换。当第三时钟相CKlc为高时，第三电容Ccmp的底板接到阈值电压上，第三电容Ccmp的顶板上得到采样输入电压与阈值电压的差，图1为了简要说明电路工作原理而将电路以单端形式来表示，实际电路为差分结构，因而这个电压差也为差分电压，它通过VIP，VIN接到预放大器输入管第一 NMOS管匪I和第二 NMOS管匪2，此时比较器处于工作状态，第一 NMOS管匪I和第二 NMOS管匪2导通，预放大器中存在直流通路，节点VONl和VOPl的电压差增大。在第三时钟相CKlc的下降沿，比较器中的锁存器Latch开始工作，对预放大器的输出VOPl和VONl进行正反馈放大，得到比较结果，即子ADC得到A/D转换结果。当第四时钟相CK2a为高时，MDAC处于放大相，第一电容Csl的底板接放大器输出端，第二电容Cs2的底板则根据子ADC的A/D转换结果接到参考电SVipVm三者之一上，形成闭环负反馈放大器，放大器输出端产生余差电压Vwt。由上述工作过程与控制时序可以看到，尽管这种传统的无输入采样保持放大器设计通过MDAC与子ADC对输入电压的同步匹配采样可以有效地控制孔径误差，但是在放大相与采样相之间，需要插入额外的第三时钟相CKlc，而且第三时钟相CKlc需要保持一定的时间，以保证比较器预放大器有足够的建立精度。第三时钟相CKlc时间长短由比较器所采用预放大器的带宽决定。为了插入第三时钟相CKlc，需要缩短采样相，即第一时钟相CKla的时间，这对信号源的驱动能力提出了更高的要求，或者需要缩短放大相，即第四时钟相CK2a的时间，这会减小放大器的建立时间，影响转换速度。在图4中，为了不影响转换速度，级电路的控制时序只有两相。图4和图5分别为级转换电路结构图和其对应的时序图。如图4所示，级电路在第一时钟相CKla和第三时钟相CK2a控制下工作，其中第一时钟相CKla和第三时钟相CK2a分别为MDAC采样相和放大相。与图1不同的是，在前一个第三时钟相CK2a，子ADC中的第三电容Ccmp通过第三时钟相CK2a和第四时钟相CK2b控制的开关预先对阈值电压Vth进行采样，在前一个第四时钟相CK2b的下降沿，第三电容Ccmp上预先采样保持了阈值电压Vth，然后在当前采样相，即第一时钟相CKla，在MDAC中第一电容Csl和第二电容Cs2对输入电压进行跟踪采样的同时，第三电容Ccmp的底板通过第一时钟相Ckla控制的开关也接到输入，而顶板保持浮动状态，这样，第三电容Ccmp的顶板，也就是预放大器PreAmp的输入端，得到了输入与阈值电压的差，而且它随输入电压实时变化，同时被比较器和预放大器放大，输出给比较器中的锁存器Latch0在当前第二时钟相CKlb的下降沿，第一电容Csl和第二 Cs2的顶板接地开关断开，MDAC完成对输入电压采样。与此同时，锁存器Latch对预放大器的输出进行正反馈放大，得到比较结果，即子ADC得到A/D转换结果。由于锁存器Latch的工作速度很快，可以在第二时钟相CKlb下降沿到第三时钟相CK2a上升沿之间的时间内完成比较。在当前第三时钟相CK2a为高时，MDAC处于放大相，第一电容Csl的底板接放大器输出端，第二电容Cs2的底板则根据子ADC的A/D转换结果接到参 考电压Vip或Vm 二者之一上，形成闭环负反馈放大器，放大器输出端产生余差电压Vwt。由上述工作过程与控制时序可以看到，子ADC的电压求差、预放大、以及锁存等步骤被安排在MDAC的采样相以及采样相与放大相的双相不交叠时间内，因此不需要增加额外的时钟相CKlc，不会影响转换速度。但是，在采样相对输入电压进行跟踪时，MDAC的信号通路是由开关和采样电容组成的无源RC网络，而子ADC中的信号通路是由开关、电容和预放大器组成的有源跟踪放大网络，这两个信号通路类型不同，在本质上是不匹配的，这种不匹配会带来孔径误差，输入电压频率越高，孔径误差越大，因此会限制整个ADC的输入带宽。
发明内容
本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。为此，本发明的目的在于提出一种模数转换器前端电路。根据本发明的模数转换器前端电路，包括:MDAC支路和ADC支路，其中:所述MDAC支路，用于接收输入电压Vin，输出余差电压Vtjut,其中，MDAC支路进一步包括:第一电容(Csl)、第二电容(Cs2)和运算放大器0ΤΑ，所述第一电容(CsI)和第二电容(Cs2)的底板通过第一时钟相CKla连接输入电压Vin，顶板和所述运算放大器OTA的反向输入端通过第三时钟相CKlc接地，所述运算放大器OTA的正向输入端接地，所述运算放大器OTA的输出端输出的余差电压Vrat通过第六时钟相CK2a连接所述第一电容(Cs I)的底板，所述第二电容(Cs2)的底板通过第六时钟相CK2a连接电压VDA，VDA等于参考电压Vip或者参考电压Vm，由所述ADC支路输出的A/D转换结果Dwt控制；所述ADC支路，用于接收输入电压Vin，输出A/D转换结果Dtjut,其中，ADC支路进一步包括:第三电容(Ccmp)、预放大器PreAmp和锁存器Latch，所述第三电容(Ccmp)的底板分别通过第二时钟相CKlb和第四时钟相NCKlb连接输入电压Vin和阈值电压Vth，所述第三电容(Ccmp)的顶板和所述预放大器PreAmp的输入端通过第三时钟相CKlc接地，所述预放大器PreAmp的输出端的输出电压接所述锁存器Latch的输入端，所述锁存器Latch的输出端输出A/D转换结果Drat ;再其中，所述锁存器Latch在第一时钟相CKla的控制下工作，所述预放大器PreAmp在第五时钟相NCKla的控制下工作。优选的，所述锁存器Latch包括第一 NMOS管(匪I )、第二 NMOS管(匪2)、第三NMOS管(NM3)和第四 NMOS 管(NM4)，第一 PMOS 管(PM1)、第二 PMOS 管(PM2)和第三PMOS 管(PM3);所述预放大器PreAmp包括第五NMOS管(NM5)、第六NMOS管(NM6)和第七NMOS管(NM7)，第四 PMOS 管(PM4)和第五 PMOS 管(PM5)；第一 PMOS管(PMl)的源极接基准电压VDD，栅极接第一时钟相CKla，漏极与第二PMOS管(PM2)和第三PMOS管(PM3)的源极相连；第二 PMOS管(PM2)的源极与第一 PMOS管(PMl)的漏极相连，栅极与第一 NMOS管(匪I)的栅极相连，漏极与第一 NMOS管(匪I)和第二 NMOS管(匪2)的漏极相连；第三PMOS管(PM3)的源极与第一 PMOS管(PMl)的漏极相连，栅极与第三NMOS管(NM3)的栅极相连，漏极与第三NMOS管(NM3)和第四NMOS管(NM4)的漏极相连；第一 NMOS管(NMl)的栅极与第二 PMOS管(PM2)的栅极相连，漏极与第二 PMOS管(PM2)的漏极和第二 NMOS管(NM2)的漏极相连，第一 NMOS管(NMl )、第二 NMOS管(NM2)、第三NMOS管(NM3)和第四NMOS管(NM4)的源极共同接地；第二 NMOS管(NM2)的漏极与第二 PMOS管(PM2)的漏极和第一 NMOS管(NMl)的漏极相连，栅极与第四PMOS管(PM4)的漏极和第五NMOS管(NM5)的漏极相连，第一 NMOS管(NM1)、第二 NMOS管(NM2)、第三NMOS管(NM3)和第四NMOS管(NM4)的源极共同接地；第三NMOS管(匪3)的栅极与第三PMOS管(PM3)的栅极相连，漏极与第三PMOS管(PM3)的漏极和第四NMOS管(NM4)的漏极相连，第一 NMOS管(NMl )、第二 NMOS管(NM2)、第三NMOS管(NM3)和第四NMOS管(NM4)的源极共同接地；第四NMOS管(NM4)的漏极与第三PMOS管(PM3)的漏极和第三NMOS管(NM3)的漏极相连，栅极与第五PMOS管(PM5)的漏极和第六NMOS管(NM6)的漏极相连，第一 NMOS管(NM1)、第二 NMOS管(NM2)、第三NMOS管(NM3)和第四NMOS管(NM4)的源极共同接地；第四PMOS管(PM4)和第五PMOS管(PM5)的源极接基准电压VDD，栅极接第五时钟相NCKla，第四PMOS管(PM4) 的漏极与第二 NMOS管(NM2)的栅极和第五NMOS管(NM5)的漏极相连，第五PMOS管(PM5)的漏极与第四NMOS管(NM4)的栅极和第六NMOS管(NM6)的漏极相连；第五NMOS管(NM5)的漏极与第四PMOS管(PM4)的漏极和第二 NMOS管(NM2)的栅极相连，源极与第六NMOS管(NM6)的源极和第七NMOS管(NM7)的漏极相连，栅极接输入差值电压的正极Vln+ ；第六NMOS管(NM6)的漏极与第五PMOS管(PM5)的漏极和第四NMOS管(NM4)的栅极相连，源极与第五NMOS管(匪5)的源极和第七NMOS管(匪7)的漏极相连，栅极接所述输入差值电压的负极VIn_;第七NMOS管(匪7)的漏极与第五NMOS管(匪5)的源极和第六NMOS管(NM6)的源极相连，源极接地，栅极接第五时钟相NCKla ；第五NMOS管(NM5)的漏极、第四PMOS管(PM4)的漏极和第二 NMOS管(NM2)的栅极共同输出电压正极VDi+，第六NMOS管(NM6)的漏极、第五PMOS管(PM5)的漏极和第四NMOS管(NM4)的栅极共同输出电压的正极VDi_;第二 PMOS管(PM2)的漏极和第三PMOS管(PM3)的栅极共同输出A/D转换结果的正极Dtjut+,第二 PMOS管(PM2)的栅极和第三PMOS管(PM3)的漏极共同输出A/D转换结果的
负极Dout_。优选的，所 述预防大器PreAmp的输入差值电压为所述输入电压Vin与所述阈值电
压Vth的差值。优选的，所述第五时钟相NCKla和第四时钟相NCKlb为第一时钟相CKla和第二时钟相CKlb的反向时钟。优选的，所述第三时钟相CKlc的下降沿提前于所述第二时钟相CKlb的下降沿，所述第二时钟相CKlb的下降沿提前于所述第一时钟相CKla的下降沿。优选的，所述第四时钟相NCKlb的上升沿提前于所述第五时钟相NCKla的上升沿，所述第五时钟相NCKla的上升沿提前于所述第六时钟相CK2a的上升沿。优选的，所述第二电容(Cs2)的底板根据所述ADC支路输出的A/D转换结果Drat控制开关接参考电压Vn5或vm。根据本发明的模数转换器前端电路，在不增加时钟相的基础上减小电路的孔径误差，采用动态比较器，工作时电路中不存在直流通路，降低系统的功耗。本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中:图1是第一种传统方法的级转换电路的电路设计图；图2是第一种传统方法的级转换电路的控制时钟时序图；图3是第一种传统方法的级转换电路的静态比较器图；图4是第二种传统方法的级转换电路的电路设计图；图5是第二种传统方法的级转换电路的控制时钟时序图6是本发明实施例的模数转换器前端电路图；图7是本发明实施例的模数转换器前端电路的控制时序图；图8是本发明实施例的模数转换器前端电路的动态比较器图。
具体实施例方式下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。在本发明中 ，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。图6为本发明实施例的模数转换器前端电路图，图7为对应的控制时序图。与传统结构类似，级电路结构同样包括MDAC支路和ADC支路。与背景技术中的两种方法的不同之处在于，第一种传统方法需要在MDAC支路的米样相CKla与放大相CK2a之间单独插入时钟相，用来完成ADC支路的A/D转换。通过改进，本发明实施例的ADC支路中的比较器不再采用具有带宽受限的静态预放大器，而是图8所示的动态比较器，使级电路不需要额外的时钟相，能够在两相时钟，即第一时钟相CKla和第六时钟相CK2a的控制下工作，其中第一时钟相CKla为采样相，第六时钟相CK2a为放大相。具体的，MDAC支路，用于接收输入电压Vin，输出余差电压Vwt，其中，MDAC支路进一步包括:第一电容Csl、第二电容Cs2和运算放大器0ΤΑ，第一电容Csl和第二电容Cs2的底板通过第一时钟相CKla连接输入电压Vin，顶板和运算放大器OTA的反向输入端通过第三时钟相CKlc接地，运算放大器OTA的正向输入端接地，运算放大器OTA的输出端输出的余差电压Vwt通过第六时钟相CK2a连接第一电容(Csl)的底板，第二电容(Cs2)的底板通过第六时钟相CK2a连接到VDA，Vda为参考电压Vrp或参考电压Vm，由ADC支路输出的A/D转换结果Dtjut来控制。ADC支路，用于接收输入电压Vin，输出A/D转换结果Dtjut,其中，ADC支路进一步包括:第三电容Ccmp、预放大器PreAmp和锁存器Latch共同组成的动态比较器，第三电容Ccmp的底板分别通过第二时钟相CKlb和第四时钟相NCKlb连接输入电压Vin和阈值电压Vth,第三电容Ccmp的顶板和预放大器PreAmp的输入端通过第三时钟相CKlc接地,预放大器PreAmp的输出端的输出电压接锁存器Latch的输入端，锁存器Latch的输出端输出A/D转换结果再其中，锁存器Latch在第一时钟相CKla的控制下工作，预放大器PreAmp在第五时钟相NCKla的控制下工作。在这里需要说明的是，第五时钟相NCKla和第四时钟相NCKlb为第一时钟相CKla和第二时钟相CKlb的反向时钟。更进一步的，如图8所示，锁存器Latch包括第一 NMOS管(匪I)、第二 NMOS管(NM2)、第三 NMOS 管(NM3)和第四 NMOS 管(NM4)，第一 PMOS 管(PMl )、第二 PMOS 管(PM2)和第三 PMOS 管(PM3)。预放大器PreAmp包括第五NMOS管(NM5)、第六NMOS管(NM6)和第七NMOS管(NM7)，第四 PMOS 管(PM4)和第五 PMOS 管(PM5)。第一 PMOS管(PMl)的源极接基准电压VDD，栅极接第一时钟相CKla，漏极与第二PMOS管(PM2)和第三PMOS管(PM3)的源极相连。第二 PMOS管(PM2)的源极与第一 PMOS管(PMl)的漏极相连，栅极与第一 NMOS管(匪I)的栅极相连，漏极与第一 NMOS管(匪I)和第二 NMOS管(匪2)的漏极相连。第三PMOS管(PM 3)的源极与第一 PMOS管(PMl)的漏极相连，栅极与第三NMOS管(NM3)的栅极相连，漏极与第三NMOS管(NM3)和第四NMOS管(NM4)的漏极相连。第一 NMOS管(NMl)的栅极与第二 PMOS管(PM2)的栅极相连，漏极与第二 PMOS管(PM2)的漏极和第二 NMOS管(NM2)的漏极相连，第一 NMOS管(NMl )、第二 NMOS管(NM2)、第三NMOS管(NM3)和第四NMOS管(NM4)的源极共同接地。第二 NMOS管(NM2)的漏极与第二 PMOS管(PM2)的漏极和第一 NMOS管(NMl)的漏极相连，栅极与第四PMOS管(PM4)的漏极和第五NMOS管(NM5)的漏极相连，第一 NMOS管(NM1)、第二 NMOS管(NM2)、第三NMOS管(NM3)和第四NMOS管(NM4)的源极共同接地。第三NMOS管(匪3)的栅极与第三PMOS管(PM3)的栅极相连，漏极与第三PMOS管(PM3)的漏极和第四NMOS管(NM4)的漏极相连，第一 NMOS管(NMl )、第二 NMOS管(NM2)、第三NMOS管(NM3)和第四NMOS管(NM4)的源极共同接地。第四NMOS管(NM4)的漏极与第三PMOS管(PM3)的漏极和第三NMOS管(NM3)的漏极相连，栅极与第五PMOS管(PM5)的漏极和第六NMOS管(NM6)的漏极相连，第一 NMOS管(NM1)、第二 NMOS管(NM2)、第三NMOS管(NM3)和第四NMOS管(NM4)的源极共同接地。第四PMOS管(PM4)和第五PMOS管(PM5)的源极接基准电压VDD，栅极接第五时钟相NCKla，第四PMOS管(PM4)的漏极与第二 NMOS管(NM2)的栅极和第五NMOS管(NM5)的漏极相连，第五PMOS管(PM5)的漏极与第四NMOS管(NM4)的栅极和第六NMOS管(NM6)的漏极相连。
第五NMOS管(NM5)的漏极与第四PMOS管(PM4)的漏极和第二 NMOS管(NM2)的栅极相连，源极与第六NMOS管(NM6)的源极和第七NMOS管(NM7)的漏极相连，栅极接输入差值电压的正极Vln+。第六NMOS管(NM6)的漏极与第五PMOS管(PM5)的漏极和第四NMOS管(NM4)的栅极相连，源极与第五NMOS管(匪5)的源极和第七NMOS管(匪7)的漏极相连，栅极接输入差值电压的负极VIn_。第七NMOS管(匪7)的漏极与第五NMOS管(匪5)的源极和第六NMOS管(NM6)的源极相连，源极接地，栅极接第五时钟相NCKla。第五NMOS管(NM5)的漏极、第四PMOS管(PM4)的漏极和第二 NMOS管(NM2)的栅极共同输出电压正极VDi+，第六NMOS管(NM6)的漏极、第五PMOS管(PM5)的漏极和第四NMOS管(NM4)的栅极共同输出电压的正极VDi_。第二 PMOS管(PM2)的漏极和第三PMOS管(PM3)的栅极共同输出A/D转换结果的正极Dtjut+,第二 PMOS管(PM2)的栅极和第三PMOS管(PM3)的漏极共同输出A/D转换结果的
负极Dout_。当第一时钟相CKla和第二时钟相CKlb为高时，CKla和CKlb控制的开关导通，MDAC支路和ADC支路同时对输入电压Vin进行跟踪。此时，图8中的预放大器PreAmp处于复位状态，第一 PMOS管PMl和第七NMOS管匪7均断开，节点VDi+和VDi_被上拉到VDD，输出节点Drat+和Drat-被下拉到地。由于不存在任何直流通路，预放大器PreAmp在复位时没有静态功耗。在第三时钟相CKlc的下降沿，第一电容Csl、第二电容Cs2和第三电容Ccmp的顶板接地开关同时断开，MDAC支路和预放大器PreAmp同时完成对输入电压的采样。在这里，第三时钟相CKlc的下降沿提前于第一时钟相CKla和第二时钟相CKlb的下降沿，保证了第一电容Csl 、第二电容Cs2和第三电容Ccmp顶板接地开关的同时断开，并且是先于三个电容的底板接输入电压Vin的开关断开。这样，输入电压在MDAC支路与ADC支路中经过的都是由开关和采样电容组成的无源RC网络，有效控制了第二种传统方法中由于两条信号通路不匹配产生的孔径误差。在第二时钟相CKlb的下降沿和第四时钟相NCKlb的上升沿，第三电容Ccmp的底板接输入电压Vin的开关断开，需要说明的是，第二时钟相CKlb的下降沿提前于第一时钟相CKla的下降沿，以保证第三电容Ccmp的底板接输入电压Vin的开关先于第一电容Csl和第二电容Cs2接输入电压Vin的开关断开,保证动态比较器具有足够的建立精度。接阈值电压Vth的开关导通，第三电容Ccmp的顶板上得到输入电压Vin和阈值电压Vth的差，图6为了简要说明电路的工作原理而将电路以单端形式来表示，实际电路为差分结构，因而这个输入差值电压也为差分电压，它施加在动态比较器的预防大器PreAmp输入端Vln+和VIn_。第四时钟相NCKlb需要提前于第五时钟相NCKla —定时间，即第四时钟相NCKlb的上升沿提前于第五时钟相NCKla的上升沿，保证预放大器PreAmp输入端具有足够的建立精度。在第一种传统方法中，第三时钟相CKlc提供电压求差和预防大时间，在本发明实施例中，第四时钟相NCKlb与第五时钟相NCKla的时间差用于电压求差，而预防大由动态比较器在第五时钟相NCKla的上升沿时间内完成，在这里，第四时钟相NCKlb和第五时钟相NCKla的上升沿均提前于第六时钟相CK2a的上升沿。第一种传统方法由于静态比较器的带宽限制，需要较长时间完成电压的放大与稳定，因此需要单独提供时钟相，而本发明实施例利用动态预放大器PreAmp在时钟沿瞬间放大信号的特性，不需要增加额外时钟相。当第五时钟相NCKla从低到高时，预放大器PreAmp触发，第四PMOS管PM4和第五PMOS管PM5关断，第七NMOS管NM7导通，导通电流通过第五NMOS管NM5和第六NMOS管NM6，使得输出节点VDi_和VDi+电压开始降低，在降低过程中，由于第五NMOS管NM5和第六NMOS管NM6的栅极电压VDi+和VDi_放电速度不一致，出现电压差，这个电压差就是对输入差值电压的放大结果，即动态预防大器PreAmp实现了输入差分信号的放大。同时第一时钟相CKla为低，锁存器Latch触发第一 PMOS管PMl导通，由第一 NMOS管NMl、第二 NMOS管NM2、第二 PMOS管PM2和第三PMOS管PM3构成的正反馈锁存电路开始工作，通过第二 NMOS管匪2和第四NMOS管NM4感知VDi+和VDi_的差异，并进行正反馈放大，输出A/D转换结果Dtjut+和D。.。由于预放大器PreAmp和锁存器Latch工作都是瞬时完成的，所以速度非常快，不需要为其单独提供时钟相。此时，在MDAC支路中，参考电压Vn5或Vm被控制接入第二电容Cs2，第二电容Cs2的底板根据ADC支路输出的A/D转换结果Dwt控制的开关接参考电压Vnj或Vm 二者之一。并且此时MDAC支路工作在放大状态，电路输出余差电压Vwt，实现第一级电路功能。特别说明:为描述方便，本发明采用单端电路模式。在实际电路中为差分信号模式。本发明实施例的模数转换器前端电路在不影响电路转换速度的情况下，有效减小孔径误差。在电路实现过程中不需要增加额外时钟相从而保证了运算放大器OTA有足够的建立时间。本发明实施例采用的动态比较器在工作过程中不存在直流通路，降低整体电路的功耗。流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在不脱离本发明的原理和宗旨的情况下在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
权利要求
1.一种模数转换器前端电路，其特征在于，包括=MDAC支路和ADC支路，其中: 所述MDAC支路，用于接收输入电压Vin，输出余差电压Vwt，其中，MDAC支路进一步包括:第一电容(Csl)、第二电容(Cs2)和运算放大器OTA,所述第一电容(Csl)和第二电容(Cs2)的底板通过第一时钟相CKla连接输入电压Vin,顶板和所述运算放大器OTA的反向输入端通过第三时钟相CKlc接地，所述运算放大器OTA的正向输入端接地，所述运算放大器OTA的输出端输出的余差电压Vout通过第六时钟相CK2a连接所述第一电容(Csl)的底板，所述第二电容(Cs2)的底板通过第六时钟相CK2a连接电压VDA，VDA等于参考电压Vip或者参考电压Vrn,由所述ADC支路输出的A/D转换结果Dwt控制； 所述ADC支路，用于接收输入电压Vin，输出A/D转换结果Dwt，其中，ADC支路进一步包括:第三电容(Ccmp)、预放大器PreAmp和锁存器Latch,所述第三电容(Ccmp)的底板分别通过第二时钟相CKlb和第四时钟相NCKlb连接输入电压Vin和阈值电压Vth，所述第三电容(Ccmp)的顶板和所述预放大器PreAmp的输入端通过第三时钟相CKlc接地，所述预放大器PreAmp的输出端的输出电压接所述锁存器Latch的输入端,所述锁存器Latch的输出端输出A/D转换结果Dtjut ； 再其中，所述锁存器Latch在第一时钟相CKla的控制下工作,所述预放大器PreAmp在第五时钟相NCKla的控制下工作。
2.如权利要求1所述的模数转换器前端电路，其特征在于，所述锁存器Latch包括第一匪OS管(匪I)、第二匪OS管(匪2)、第三匪OS管(匪3)和第四NMOS管(NM4)，第一 PMOS管(PM1)、第二 PMOS 管(PM2)和第三 PMOS 管(PM3)； 所述预放大器PreAmp包括第五NMOS管(NM5)、第六NMOS管(NM6)和第七NMOS管(NM7)，第四 PMOS 管(PM4)和第五 PMOS 管(PM5)； 第一 PMOS管(PMl)的源极接基准电压VDD，栅极接第一时钟相CKla，漏极与第二 PMOS管(PM2)和第三PMOS管(PM3)的源极相连； 第二 PMOS管(PM2)的源极与第一 PMOS管(PMl)的漏极相连，栅极与第一 NMOS管(NMl)的栅极相连，漏极与第一 NMOS管(匪I)和第二 NMOS管(匪2)的漏极相连； 第三PMOS管(PM3)的源极与第一 PMOS管(PMl)的漏极相连，栅极与第三NMOS管(NM3)的栅极相连，漏极与第三NMOS管(匪3)和第四匪OS管(NM4)的漏极相连； 第一 NMOS管(NMl)的栅极与第二 PMOS管(PM2)的栅极相连，漏极与第二 PMOS管(PM2)的漏极和第二 NMOS管(NM2)的漏极相连，第一 NMOS管(NMl )、第二 NMOS管(NM2)、第三NMOS管(NM3)和第四NMOS管(NM4)的源极共同接地； 第二 NMOS管(匪2)的漏极与第二 PMOS管(PM2)的漏极和第一 NMOS管(NMl)的漏极相连，栅极与第四PMOS管(PM4)的漏极和第五NMOS管(NM5)的漏极相连，第一 NMOS管(NMl)、第二 NMOS管(NM2)、第三NMOS管(NM3)和第四NMOS管(NM4)的源极共同接地； 第三NMOS管(匪3)的栅极与第三PMOS管(PM3)的栅极相连，漏极与第三PMOS管(PM3)的漏极和第四NMOS管(NM4)的漏极相连，第一 NMOS管(NMl )、第二 NMOS管(NM2)、第三NMOS管(NM3)和第四NMOS管(NM4)的源极共同接地； 第四NMOS管(NM4)的漏极与第三PMOS管(PM3)的漏极和第三NMOS管(NM3)的漏极相连，栅极与第五PMOS管(PM5)的漏极和第六NMOS管(NM6)的漏极相连，第一 NMOS管(NMl)、第二 NMOS管(NM2)、第三NMOS管(NM3)和第四NMOS管(NM4)的源极共同接地；第四PMOS管(PM4)和第五PMOS管(PM5)的源极接基准电压VDD，栅极接第五时钟相NCKla，第四PMOS管(PM4)的漏极与第二 NMOS管(NM2)的栅极和第五NMOS管(NM5)的漏极相连，第五PMOS管(PM5)的漏极与第四NMOS管(NM4)的栅极和第六NMOS管(NM6)的漏极相连； 第五NMOS管(NM5)的漏极与第四PMOS管(PM4)的漏极和第二 NMOS管(NM2)的栅极相连，源极与第六NMOS管(NM6)的源极和第七NMOS管(NM7)的漏极相连，栅极接输入差值电压的正极Vln+ ； 第六NMOS管(NM6)的漏极与第五PMOS管(PM5)的漏极和第四NMOS管(NM4)的栅极相连，源极与第五NMOS管(匪5)的源极和第七NMOS管(匪7)的漏极相连，栅极接所述输入差值电压的负极VIn_ ； 第七NMOS管(NM7)的漏极与第五NMOS管(NM5)的源极和第六NMOS管(NM6)的源极相连，源极接地 ，栅极接第五时钟相NCKla ； 第五NMOS管(NM5)的漏极、第四PMOS管(PM4)的漏极和第二 NMOS管(NM2)的栅极共同输出电压正极VDi+，第六NMOS管(NM6)的漏极、第五PMOS管(PM5)的漏极和第四NMOS管(NM4)的栅极共同输出电压的正极VDi_ ； 第二 PMOS管(PM2)的漏极和第三PMOS管(PM3)的栅极共同输出A/D转换结果的正极Dout+,第二 PMOS管(PM2)的栅极和第三PMOS管(PM3)的漏极共同输出A/D转换结果的负极Dout- °
3.如权利要求1或2所述的模数转换器前端电路，其特征在于，所述预防大器PreAmp的输入差值电压为所述输入电压Vin与所述阈值电压Vth的差值。
4.如权利要求1或3所述的模数转换器前端电路，其特征在于，所述第五时钟相NCKla和第四时钟相NCKlb为第一时钟相CKla和第二时钟相CKlb的反向时钟。
5.如权利要求1所述的模数转换器前端电路，其特征在于，所述第三时钟相CKlc的下降沿提前于所述第二时钟相CKlb的下降沿，所述第二时钟相CKlb的下降沿提前于所述第一时钟相CKla的下降沿。
6.如权利要求1和4所述的模数转换器前端电路，其特征在于，所述第四时钟相NCKlb的上升沿提前于所述第五时钟相NCKla的上升沿，所述第五时钟相NCKla的上升沿提前于所述第六时钟相CK2a的上升沿。
7.如权利要求1或4所述的模数转换器前端电路，其特征在于，所述第二电容(Cs2)的底板根据所述ADC支路输出的A/D转换结果Dwt控制开关接参考电压Vnj或Vm。
全文摘要
本发明提出一种模数转换器前端电路，包括MDAC支路和ADC支路。MDAC支路用于接收输入电压Vin，输出余差电压Vout。ADC支路用于接收输入电压Vin，输出A/D转换结果Dout。本发明在不增加时钟相的基础上减小电路的孔径误差，采用动态比较器，工作时电路中不存在直流通路，降低系统的功耗。
文档编号H03M1/54GK103248365SQ20131021784
公开日2013年8月14日 申请日期2013年6月3日 优先权日2013年6月3日
发明者李福乐, 许丽丽, 张春, 王志华 申请人:清华大学