绝缘体上硅cmos技术的单粒子瞬变和翻转缓解的制作方法
【专利摘要】本发明涉及绝缘体上硅CMOS技术的单粒子瞬变和翻转缓解。提供缓解绝缘体上硅（SOI）互补金属氧化物半导体（CMOS）集成电路中辐射引起的单粒子效应（SEE）的电路和方法。由主逻辑门响应输入，生成主逻辑输出。如果不存在SEE，由冗余逻辑门响应输入，生成冗余逻辑输出，该冗余逻辑门复制主逻辑输出。由交错C门生成交错C门输出，该交错C门输出在主逻辑输出和冗余逻辑输出匹配时模拟反相器输出，并且在SEE过程中在主逻辑输出和冗余逻辑输出不匹配时不改变其输出。
【专利说明】绝缘体上硅CMOS技术的单粒子瞬变和翻转缓解
[0001]发明背景
[0002]本公开的实施方式总体上涉及容错超大规模集成电路(VLSI)设计。更具体地，本公开的实施方式涉及单粒子瞬变(single event transients)和单粒子翻转(singleevent upsets)的容错超大规模集成电路(VLSI)设计。
[0003]范艾伦带(Van Allen belt)中获取的福射粒子如宇宙射线和质子以及来自太阳粒子事件的粒子可导致集成电路(IC)的错误。通常由辐射引起的两种常见错误类型是单粒子翻转(SEU)和单粒子瞬变(SET)。SEU通常包括存储电路上辐射粒子的电磁效应引起的翻转。存储电路可包括，例如，静态随机存取存储器(SRAM)位单元、动态随机存取存储器(DRAM)位单元、寄存器位、触发或其他存储电路。SET通常包括组合逻辑门中辐射粒子撞击引起的电压瞬变。组合逻辑门中的SET电压瞬变可由存储电路锁存，从而导致SEU。
[0004]SEU可导致IC错误的输出或错误的运行。半导体制造商通常开发特征尺寸逐渐减小的新型平版印刷工艺以提高电性能，减少IC面积和降低功率消耗。但是，采用先进的小半导体工艺制造的IC由于IC中节点电容降低和工作电压降低而对SET和SEU更加敏感。绝缘体上硅(SOI)的互补金属氧化物半导体(CMOS)技术半导体工艺通常相对于体硅CMOS技术半导体工艺提供性能、面积和功率优势。
[0005]发明概述
[0006]提供缓解绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路中辐射引起的单粒子效应(SEE)的电路和方法。由主逻辑门响应输入，生成主逻辑输出。如果不存在SEE,由冗余逻辑门响应输入，生成冗余逻辑输出，该冗余逻辑门复制主逻辑输出。由交错C门生成交错C门输出，该交错C门输出在主逻辑输出和冗余逻辑输出匹配时模拟反相器输出，并且在SEE过程中在主逻辑输出和冗余逻辑输出不匹配时不改变其输出。
[0007]以这种方式，本公开的实施方式为SOI CMOS技术提供SET和SEU缓解技术。逻辑单元，如静态逻辑门、动态逻辑门、静态触发、极快速动态触发和异步逻辑门，被复制并与C门交错。复制逻辑单元输出供给C门输入。C门不经过逻辑门中的SET或SEU。逻辑单元和C门晶体管是交错的，以避免会使冗余度失效的多节点辐射事件。
[0008]在实施方式中，缓解绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路中辐射引起的单粒子效应(SEE)的方法响应输入由主逻辑门生成主逻辑输出。如果不存在SEE,方法进一步由冗余逻辑门响应输入，生成冗余逻辑输出，该冗余逻辑门复制主逻辑输出。方法进一步由交错C门输出交错C门输出，该交错C门输出在主逻辑输出和冗余逻辑输出匹配时模拟反相器输出，并且在SEE过程中在主逻辑输出和冗余逻辑输出不匹配时不改变其输出。
[0009]在另一实施方式中，形成缓解辐射引起的单粒子效应(SEE)的绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路的方法提供主逻辑门，其包括主逻辑输出，主逻辑门响应输入，输出主逻辑输出。方法进一步复制主逻辑门，以提供冗余逻辑门，该冗余逻辑门包括冗余逻辑输出，如果不存在SEE，冗余逻辑门响应输入，输出冗余逻辑输出，其为主逻辑输出的复制。方法进一步将交错C门耦合于主逻辑输出和冗余逻辑输出，交错C门可操作以通过输出交错C门输出充当表决器(voter)，该交错C门输出在主逻辑输出和冗余逻辑输出匹配时模拟反相器输出，并且在SEE过程中在主逻辑输出和冗余逻辑输出不匹配时不改变其输出。
[0010]在进一步的实施方式中，缓解辐射引起的单粒子效应(SEE)的绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路包括主逻辑门、冗余逻辑门和交错C门。主逻辑门包括主逻辑输出，主逻辑门响应输入，输出主逻辑输出。冗余逻辑门复制主逻辑门并包括冗余逻辑输出，如果不存在SEE，冗余逻辑门响应输入，输出冗余逻辑输出，其为主逻辑输出的复制。交错C门耦合于主逻辑输出和冗余逻辑输出，交错C门可操作以通过输出交错C门输出充当表决器，该交错C门输出在主逻辑输出和冗余逻辑输出匹配时模拟反相器输出，并且在SEE过程中在主逻辑输出和冗余逻辑输出不匹配时不改变其输出。
[0011]本概述的提供是为以简化形式介绍构思选择，该构思选择在下文详述中得到进一步描述。本概述不意图确定请求保护主题的关键特征或必要特征，也不意图用以确定请求保护主题的范围。
[0012]附图简述
[0013]通过参考详述和权利要求在结合下列附图考虑时可得到对本公开的实施方式更充分的理解，其中贯穿附图相同的参考编号表示相似的元件。附图的提供是为了有助于对本公开的理解，而非限制本公开的宽度、范围、规模或应用性。附图不一定按比例制作。
[0014]图1是根据本公开实施方式的缓解辐射引起的单粒子效应(SEE)的示例性抗SEE的与门电路的示例图。
[0015]图2是根据本公开实施方式的被配置以缓解辐射引起的单粒子效应(SEE)的图1抗SEE与门电路的示例性抗SEE与门电路的VLSI版图的示例图。
[0016]图3是根据本公开实施方式的缓解辐射引起的单粒子效应(SEE)的示例性抗SEE触发电路的示例图。
[0017]图4是根据本公开实施方式的被配置以缓解辐射引起的单粒子效应(SEE)的图3抗SEE触发电路的示例性抗SEE触发电路VLSI版图的示例图。
[0018]图5是根据本公开实施方式的缓解辐射引起的单粒子效应(SEE)的示例性抗SEE异步组合逻辑电路的示例图。
[0019]图6是根据本公开实施方式的被配置以缓解辐射引起的单粒子效应(SEE)的图5抗SEE异步组合逻辑电路的示例性抗SEE异步组合逻辑电路VLSI版图的示例图。
[0020]图7是根据本公开实施方式的形成缓解辐射引起的单粒子效应(SEE)的绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路的示例性方法的示例图。
[0021]图8是根据本公开实施方式的缓解绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路中辐射引起的单粒子效应(SEE)的示例性方法的示例图。
[0022]发明详述
[0023]下文详述实质上是示例性的，并不意图限制本公开或本公开的实施方式的应用和用途。提供具体装置、技术和应用的描述仅作为实例。本文所述实例的改动对于本领域技术人员而言将是显而易见的，并且本文限定的一般原理可应用于其他实例和应用，而没有脱离本公开的精神和范围。本公开应符合与权利要求一致的范围，而不限于本文描述和显示的实例。[0024]本公开的实施方式在本文中可在功能和/或逻辑块组件以及不同处理步骤方面进行描述。应当理解，这种块组件可通过任何数量的被配置以执行特定功能的硬件、软件和/或固件组件实现。为简化起见，本文所述系统涉及超大规模集成(VLSI)电路和电路设计、单粒子效应、单粒子瞬变、单粒子翻转、绝缘体上娃(SOI)技术、互补金属氧化物半导体(CMOS)技术、微电子学、电子电路、电子装置及其他功能方面的常规技术和组件(以及系统各个工作组件)可不在本文中详细描述。此外，本领域技术人员将理解，本公开的实施方式可结合多种硬件和软件实践，以及本文所述实施方式仅是本公开的实例实施方式。
[0025]本文在非限制性应用的背景下描述本公开的实施方式，即，绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)技术。但是，本公开的实施方式不限于这种S0ICM0S应用，并且本文所述技术还可用于其他应用。例如，无限制地，实施方式可用于蓝宝石上硅(SOS )或其他微电子技术。
[0026]在阅读本说明书后对于本领域技术人员而言显而易见的是，下文是示例，本公开的实施方式不限于按照这些示例工作。可应用其他实施方式，并且可进行结构改变，而没有脱离本公开示例性实施方式的范围。
[0027]图1是根据本公开实施方式的缓解辐射引起的单粒子效应(SEE)的示例性抗SEE与(AND)门电路100的示例图。抗SEE与门电路100包括主逻辑门102、冗余逻辑门104和交错C门106。
[0028]主逻辑门102包括主逻辑输出122，并且响应输入A126和B128，输出主逻辑输出122。在图1的实施方式中，主逻辑门102包括组合逻辑门，该组合逻辑门包括与非(NAND)门。
[0029]冗余逻辑门104复制主逻辑门102，并且包括冗余逻辑输出124。如果不存在SEE，冗余逻辑门104响应输入A126和B128，输出冗余逻辑输出124，其为主逻辑输出122的复制。在图1的实施方式中，主逻辑门102包括与非门II，因此冗余逻辑门104也包括与非门10。
[0030]交错C门106耦合于主逻辑输出122和冗余逻辑输出124。交错C门106可操作以通过输出交错C门输出Y130充当表决器(例如，表决电路)，该交错C门输出Y130在主逻辑输出122和冗余逻辑输出124匹配时模拟反相输出。交错C门106在SEE过程中在主逻辑输出122和冗余逻辑输出124不匹配时不改变交错C门输出Y130。交错C门106包括耦合于主逻辑输出122的第一互补(complimentary)表决子电路108和I禹合于冗余逻辑输出124的第二互补表决子电路110。在图1的实施方式中，第一互补表决子电路108包括PMOS晶体管TO和NMOS晶体管Tl，并且第二互补表决子电路110包括PMOS晶体管T3和NMOS晶体管T2。VDD可包括，例如但不受限制，0V、3V、5V电压或适于微电子学的其他电压。VSS可包括，例如但不受限制，0V、-3V、-5V电压或适于微电子学的其他电压。
[0031]主逻辑门102、冗余逻辑门104和交错C门106被配置以间隔至少引起SEE的辐射事件的直径。因此，主逻辑门102、冗余逻辑门104、第一互补表决子电路108和第二互补表决子电路110在VLSI处理步骤过程中被布置，以最小化SEE。
[0032]图2是根据本公开实施方式的被配置以缓解辐射引起的单粒子效应(SEE)的图1抗SEE与门电路的示例性抗SEE与门电路VLSI版图200的示例图。抗SEE与门电路VLSI版图200包括主逻辑门版图202、冗余逻辑门版图204、第一互补表决子电路版图208和第二互补表决子电路版图210。
[0033]主逻辑门版图202包括主逻辑门102的VLSI版图。输入A212和B214相应于图1中的输入A126和B128，并且交错C门输出Y216相应于交错C门输出Y130。冗余逻辑门版图204包括冗余逻辑门104的VLSI版图。交错C门106在VLSI版图中被分开，以提供差异性和防止SEE。交错C门106的第一互补表决子电路108被布置为第一互补表决子电路版图208。第二互补表决子电路110被布置为第二互补表决子电路版图210。主逻辑门版图202、冗余逻辑门版图204、第一互补表决子电路版图208和第二互补表决子电路版图210被配置以间隔至少引起SEE的辐射事件的直径。
[0034]例如，空间间隔可包括至少0.5微米，以避免SEE影响两个晶体管位点。在图2所示的示例中，主逻辑门版图202与冗余逻辑门版图204间隔，例如但不受限制，1.3微米。在图2所示的示例中，第一互补表决子电路版图208与第二互补表决子电路版图210间隔，例如但不受限制，1.57微米。
[0035]图3是根据本公开实施方式的缓解辐射引起的单粒子效应(SEE)的示例性抗SEE触发电路300的示例图。抗SEE触发电路300包括主逻辑门302、冗余逻辑门304、交错C门306和硬化保持单元312。
[0036]主逻辑门302包括主逻辑输出322，并且响应输入A326和B328，输出主逻辑输出322。在图3实施方式中，主逻辑门302包括时序逻辑门，该时序逻辑门包括触发电路。
[0037]冗余逻辑门304复制时序逻辑门，并且包括冗余逻辑输出324。如果不存在SEE，冗余逻辑门304响应输入A326和B328，输出冗余逻辑输出324，其为主逻辑输出322的复制。在图3的实施方式中，主逻辑门302包括触发电路，因此冗余逻辑门304也包括触发电路。
[0038]交错C门306耦合于主逻辑输出322和冗余逻辑输出324。交错C门306可操作以通过输出交错C门输出Y330充当表决器(例如，表决电路)，该交错C门输出Y330在主逻辑输出322和冗余逻辑输出324匹配时模拟反相器输出。交错C门306在SEE过程中和SEE后在主逻辑输出322和冗余逻辑输出324不匹配时不改变交错C门输出Y330。交错C门306包括I禹合于主逻辑输出322的第一互补表决子电路308和I禹合于冗余逻辑输出324的第二互补表决子电路310。
[0039]硬化保持单元312耦合于交错C门306的交错C门输出Y330，并且保持交错C门输出Y330。当交错C门306处于高阻抗状态的时间长于其可保持其自身的值时，硬化保持单元312保持交错C门输出Y330。硬化保持单元312包括两个硬化互补保持子电路的组，该硬化互补保持子电路交错以提供空间间隔。第一硬化保持子电路314和第二硬化保持子电路316交错，以提供空间间隔，并一起构成两组两个串联PMOS晶体管和两组两个串联NMOS晶体管，该两组两个串联PMOS晶体管和两组两个串联NMOS晶体管交错，以提供空间间隔。
[0040]主逻辑门302、冗余逻辑门304和交错C门306以及硬化保持单元312被配置以间隔至少引起SEE的辐射事件的直径。因此，主逻辑门302、冗余逻辑门304、第一互补表决子电路308、第二互补表决子电路310和硬化保持单元312在VLSI处理步骤中被布置，以最小化 SEE。
[0041]图4是根据本公开实施方式的被配置以缓解辐射引起的单粒子效应(SEE)的图3所示抗SEE触发电路的示例性抗SEE触发电路VLSI版图400的示例图。抗SEE触发电路VLSI版图400包括主逻辑门版图402、冗余逻辑门版图404、第一互补表决子电路版图408、第二互补表决子电路版图410、第一硬化保持子电路版图414和第二硬化保持子电路版图416。
[0042]主逻辑门布局402包括主逻辑门302的VLSI版图。冗余逻辑门版图404包括冗余逻辑门304的VLSI版图。交错C门306在VLSI版图中被分开，以提供差异性和防止SEE。交错C门306的第一互补表决子电路308被布置为第一互补表决子电路版图408。交错C门306的第二互补表决子电路310被布置为第二互补表决子电路版图410。
[0043]硬化保持单元312在VLSI版图中被分开，以提供差异性和防止SEE。硬化保持单元312的第一硬化保持子电路314被布置为第一硬化保持子电路版图414。硬化保持单元312的第二硬化保持子电路316被布置为第二硬化保持子电路版图416。
[0044]主逻辑门版图402、冗余逻辑门版图404、第一互补表决子电路版图408、第二互补表决子电路版图410、第一硬化保持子电路版图414和第二硬化保持子电路版图416被配置以间隔至少引起SEE的辐射事件的直径。例如，空间间隔可包括至少0.5微米，以避免SEE影响两个晶体管位点。在图4所示的示例中，主逻辑门版图402与冗余逻辑门版图404间隔，例如但不受限制，3.8微米。在图4所示的示例中，第一互补表决子电路版图408与第二互补表决子电路版图410间隔，例如但不受限制，4.37微米。在图4所示的示例中，第一硬化保持子电路版图414与第二硬化保持子电路版图416间隔，例如但不受限制，2.66微米。
[0045]图5是根据本公开实施方式的缓解辐射引起的单粒子效应(SEE)的示例性抗SEE异步组合逻辑电路500的示例图。抗SEE异步组合逻辑电路500包括主逻辑门502、冗余逻辑门504和交错C门506。
[0046]主逻辑门502包括主要逻辑输出522，并且响应输入A526和B528，输出主逻辑输出522。在图5的实施方式中，主逻辑门502包括异步组合逻辑门。异步组合逻辑门可包括，例如但不受限制，半定时电路或其他异步逻辑。主逻辑门502可进一步响应异步控制信号Z进行工作。
[0047]冗余逻辑门504复制组合逻辑门，并且包括冗余逻辑输出524。如果不存在SEE，冗余逻辑门504响应输入A526和B528，输出冗余逻辑输出524，其为主逻辑输出522的复制。在图5的实施方式中，主逻辑门502包括异步组合逻辑门，因此冗余逻辑门504也包括异步组合逻辑门。冗余逻辑门504可进一步响应异步控制信号Zl进行工作。
[0048]交错C门506耦合于主逻辑输出522和冗余逻辑输出524。交错C门506可操作以通过输出交错C门输出Y530充当表决器(例如，表决电路)，该交错C门输出Y530在主逻辑输出522和冗余逻辑输出524匹配时模拟反相器输出。交错C门506在SEE过程中和SEE后在主逻辑输出522和冗余逻辑输出524不匹配时不改变交错C门输出Y530。交错C门506包括I禹合于主逻辑输出522的第一互补表决子电路508和I禹合于冗余逻辑输出524的第二互补表决子电路510。
[0049]主逻辑门502、冗余逻辑门504和交错C门506被配置以间隔至少引起SEE的辐射事件的直径。因此，主逻辑门502、冗余逻辑门504、第一互补表决子电路508和第二互补表决子电路510在VLSI处理步骤中被布置，以最小化SEE。
[0050]图6是根据本公开实施方式的被配置以缓解辐射引起的单粒子效应(SEE)的图5所示抗SEE异步组合逻辑电路的示例性抗SEE异步组合逻辑电路VLSI版图600的示例图。抗SEE异步组合逻辑门电路VLSI版图600包括主逻辑门版图602、冗余逻辑门版图604、第一互补表决子电路版图608和第二互补表决子电路版图610。
[0051]主逻辑门版图602包括主逻辑门502的VLSI版图。输入A612和B614相应于输入A526和B528，并且交错C门输出Y616相应于交错C门输出Y530。冗余逻辑门版图604包括冗余逻辑门504的VLSI版图。交错C门506在VLSI版图中被分开，以提供差异性和防止SEE。交错C门506的第一互补表决子电路508被布置为第一互补表决子电路版图608。交错C门506的第二互补表决子电路510被布置为第二互补表决子电路版图610。主逻辑门版图602、冗余逻辑门布局604、第一互补表决子电路版图608和第二互补表决子电路版图610被配置以间隔至少引起SEE的辐射事件的直径。例如，空间间隔可包括至少0.5微米，以避免SEE影响两个晶体管位点。在图6所示的实例中，主逻辑门版图602与冗余逻辑门版图604间隔，例如但不受限制，2.47微米。在图6所示的实例中，第一互补表决子电路版图608与第二互补表决子电路版图610间隔，例如但不受限制，2.28微米。
[0052]图7是根据本公开实施方式的形成缓解辐射引起的单粒子效应(SEE)的绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路的示例性方法的示例图。关于方法700进行的多种任务可通过软件、硬件、固件、计算机可读软件、计算机可读存储介质或其任意组合机械地进行。出于示例目的，下文对方法700的描述可涉及上文关于图1-6提及的元件。在一些实施方式中，方法700的各部分可通过电路100-600的不同元件进行，诸如:主逻辑门502、冗余逻辑门504、交错C门506、主逻辑门302、冗余逻辑门304、交错C门306、硬化保持单元312等。应当理解，方法700可包括任何数量的另外的或替换的任务，图7所示的任务无需以示例的顺序进行，并且方法700可并入到具有本文未详细述及的另外功能的更全面的程序或方法中。
[0053]方法700可通过形成主逻辑门如主逻辑门102/302/502而开始，该主逻辑门包括主逻辑输出，如主逻辑输出122/322/522，主逻辑门102/302/502响应输入如输入A126/212/326/526/612 和 B128/214/328/528/614，输出主逻辑输出 122/322/522 (任务702)。主逻辑门102/302/502可包括，例如但不受限制，组合逻辑门、异步逻辑门、时序逻辑门或其他逻辑门。
[0054]方法700可通过复制主逻辑门102/302/502而继续，以提供冗余逻辑门如冗余逻辑门104/304/504，该冗余逻辑门包括冗余逻辑输出，如冗余逻辑输出124/324/524，如果不存在SEE，冗余逻辑门104/304/504响应输入，输出冗余逻辑输出124/324/524，其为主逻辑输出122/322/522的复制(任务704)。
[0055]方法700可通过将交错C门如交错C门106/306/506耦合于主逻辑输出122/322/522和冗余逻辑输出124/324/524而继续，交错C门106/306/506可操作以通过输出交错C门输出如交错C门输出Y130/216/330/530/616充当表决器(例如，表决电路)，该交错C门输出在主逻辑输出122/322/522和冗余逻辑输出124/324/524匹配时模拟反相器输出，并且在SEE过程中在主逻辑输出和冗余逻辑输出不匹配时不改变输出(任务706)。
[0056]方法700可通过将主逻辑门102/302/502、冗余逻辑门104/304/504和交错C门106/306/506配置成间隔至少引起SEE的辐射事件的直径而继续(任务708)。
[0057]方法700可通过形成硬化保持单元而继续，该硬化保持单元可操作以保持交错C门106/306/506的交错C门输出Y130/216/330/530/616，硬化保持单元包括两个硬化互补保持子电路的组，该硬化互补保持子电路交错以提供空间间隔，并且一起包括两组两个串联PMOS晶体管和两组两个串联NMOS晶体管(任务710)。
[0058]图8是根据本公开实施方式的缓解绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路中辐射引起的单粒子效应(SEE)的示例性方法的示例图。关于方法800进行的不同任务可通过软件、硬件、固件、计算机可读软件、计算机可读存储介质或其任意组合机械地进行。出于示例目的，下文对方法800的描述可涉及上文关于图1-6提及的元件。在一些实施方式中，方法800的各部分可通过电路100-600的不同元件进行，诸如:主逻辑门502、冗余逻辑门504、交错C门506、主逻辑门302、冗余逻辑门304、交错C门306、硬化保持单元312等。应当理解,方法800可包括任何数量的另外的或替换的任务，图8所示任务无需以示例的顺序进行，并且方法800可并入到具有本文未详细述及的另外功能的更全面的程序或方法中。
[0059]方法800可通过如下而开始:由主逻辑门如主逻辑门102/302/502响应输入如输入A126/212/326/526/612和B128/214/328/528/614，生成主逻辑输出，如主逻辑输出122/322/522 (任务 802)。
[0060]方法800可通过如下继续:如果不存在SEE，由冗余逻辑门如冗余逻辑门104/304/504响应输入，生成冗余逻辑输出如冗余逻辑输出124/324/524，该冗余逻辑门104/304/504 复制主逻辑输出 122/322/522 (任务 804)。
[0061]方法800可通过如下继续:由交错C门如交错C门106/306/506输出交错C门输出如交错C门输出Y130/216/330/530/616，该交错C门输出在主逻辑输出122/322/522和冗余逻辑输出124/324/524匹配时模拟反相器输出，并且在SEE过程中在主逻辑输出122/322/522和冗余逻辑输出124/324/524不匹配时不改变输出(任务806)。
[0062]方法800可通过如下继续:利用硬化保持单元保持交错C门106/306/506的交错C门输出Y130/216/330/530/616，该硬化保持单元包括两个硬化互补保持子电路的组，这两个硬化互补保持子电路交错以提供空间间隔，并且一起包括两组两个串联PMOS晶体管和两组两个串联NMOS晶体管(任务808)。
[0063]以这种方式，本公开的实施方式为SOI CMOS技术提供SET和SEU缓解技术。逻辑单元，如静态组合逻辑门、动态组合逻辑门、静态触发器、极快速动态触发器和异步逻辑门，被复制并且与C门交错。复制的逻辑单元输出供给C门输入。C门不经过逻辑门中的SET或SEU。逻辑单元和C门晶体管交错，以避免使冗余度失效的多节点事件。
[0064]在又一实施方式中:
[0065]根据本公开方面，提供缓解绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路中辐射引起的单粒子效应(SEE)的方法，方法包括:
[0066]由主逻辑门响应输入,生成主逻辑输出；
[0067]如果不存在SEE，由冗余逻辑门响应输入，生成冗余逻辑输出，该冗余逻辑门复制主逻辑输出；和
[0068]由交错C门输出交错C门输出，该交错C门输出在主逻辑输出匹配冗余逻辑输出时模拟反相器输出，并且在SEE过程中在主逻辑输出和冗余逻辑输出不匹配时不改变输出。
[0069]有利地，SEE包括如下其中一种:单粒子翻转(SEU)和单粒子瞬变(SET)。[0070]有利地，主逻辑门、冗余逻辑门和交错C门间隔至少引起SEE的辐射事件的直径。
[0071]有利地，交错C门包括:
[0072]串联PMOS晶体管的组；
[0073]串联NMOS晶体管的组；和
[0074]多个输入，每个耦合于串联PMOS晶体管组中的一个和串联NMOS晶体管组中的一个，其中主逻辑门、冗余逻辑门、串联PMOS晶体管和串联NMOS晶体管交错，以提供空间间隔。
[0075]优选地，空间间隔包括至少0.5微米，以避免SEE影响两个晶体管位点。
[0076]有利地，缓解绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路中辐射引起的单粒子效应(SEE)的方法进一步包括利用硬化保持单元保持交错C门的交错C门输出，该硬化保持单元包括两个硬化互补保持子电路的组，该两个硬化互补保持子电路交错以提供空间间隔，并且一起包括两组两个串联PMOS晶体管和两组两个串联NMOS晶体管。
[0077]有利地，主逻辑门包括如下其中一种:组合逻辑门、异步逻辑门和时序逻辑门。
[0078]根据本公开进一步方面，提供形成缓解辐射引起的单粒子效应(SEE)的绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路的方法，方法包括:
[0079]形成主逻辑门，该主逻辑门包括主逻辑输出，主逻辑门响应输入，输出主逻辑输出；
[0080]复制主逻辑门，以提供冗余逻辑门，该冗余逻辑门包括冗余逻辑输出，如果不存在SEE,冗余逻辑门响应输入，输出冗余逻辑输出，该冗余逻辑输出为主逻辑输出的复制；和
[0081]将交错C门耦合于主逻辑输出和冗余逻辑输出，交错C门可操作以通过输出交错C门输出充当表决器，该交错C门输出在主逻辑输出匹配冗余逻辑输出时模拟反相器输出，并且在SEE过程中在主逻辑输出和冗余逻辑输出不匹配时不改变输出。
[0082]有利地，SEE包括如下其中一种:单粒子翻转(SEU)和单粒子瞬变(SET)。
[0083]有利地，形成缓解辐射引起的单粒子效应(SEE)的绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路的方法进一步包括配置主逻辑门、冗余逻辑门和交错C门以间隔至少引起SEE的辐射事件的直径。
[0084]有利地，交错C门包括:
[0085]串联PMOS晶体管的组；
[0086]串联NMOS晶体管的组；和
[0087]多个输入，每个耦合于串联PMOS晶体管组中的一个和串联NMOS晶体管组中的一个，其中主逻辑门、冗余逻辑门、串联PMOS晶体管和串联NMOS晶体管交错，以提供空间间隔。
[0088]有利地，空间间隔包括至少0.5微米，以避免SEE影响两个晶体管位点。
[0089]有利地，形成缓解辐射引起的单粒子效应(SEE)的绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路的方法进一步包括形成保持交错C门的交错C门输出的硬化保持单元，该硬化保持单元包括两个硬化互补保持子电路的组，该两个硬化互补保持子电路交错以提供空间间隔，并且一起包括两组两个串联PMOS晶体管和两组两个串联NMOS晶体管。
[0090]有利地，主逻辑门包括如下其中一种:组合逻辑门、异步逻辑门和时序逻辑门。[0091]根据本公开再进一步方面，提供缓解辐射引起的单粒子效应(SEE)的绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路，其包括:
[0092]主逻辑门，该主逻辑门包括主逻辑输出，主逻辑门响应输入，输出主逻辑输出；
[0093]冗余逻辑门，该冗余逻辑门复制主逻辑门，并且包括冗余逻辑输出，如果不存在SEE,冗余逻辑门响应输入，输出冗余逻辑输出，该冗余逻辑输出为主逻辑输出的复制；和
[0094]交错C门，该交错C门耦合于主逻辑输出和冗余逻辑输出，交错C门可操作以通过通过输出交错C门输出充当表决器，该交错C门输出在主逻辑输出匹配冗余逻辑输出时模拟反相器输出，并且在SEE过程中在主逻辑输出和冗余逻辑输出不匹配时不改变输出。
[0095]有利地，主逻辑门、冗余逻辑门和交错C门间隔至少引起SEE的辐射事件的直径。
[0096]有利地，主逻辑门包括如下其中一种:组合逻辑门、异步逻辑门和时序逻辑门。
[0097]有利地，交错C门包括:
[0098]串联PMOS晶体管的组；
[0099]串联NMOS晶体管的组；和
[0100]多个输入，每个耦合于串联PMOS晶体管组中的一个和串联NMOS晶体管组中的一个，其中主逻辑门、冗余逻辑门、串联PMOS晶体管和串联NMOS晶体管交错，以提供空间间隔。
[0101]优选地，空间间隔包括至少0.5微米，以避免SEE影响两个晶体管位点。
[0102]有利地，缓解辐射引起的单粒子效应(SEE)的绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路进一步包括保持交错C门的交错C门输出的硬化保持单元，硬化保持单元包括两个硬化互补保持子电路的组，该两个硬化互补保持子电路交错以提供空间间隔，并且一起包括两组两个串联PMOS晶体管和两组两个串联匪OS晶体管。
[0103]本文所用的术语和短语及其变形，除非另外明确表述，应被解释为开放性的而非限制性的。作为前述的实例:术语“包括”应被认为表示“不受限制地包括”或类似意思；术语“实例”用于提供讨论项目的示例性个例，并非是对其穷尽或限制性的列举；和形容词如“常规的”、“传统的”、“正常的”、“标准的”、“已知的”和类似含义的术语不应被解释为将所述项目限定于给定时期或可用于给定时间的项目，相反应被认为包括现在或将来任何时间可用或已知的常规的、传统的、正常的或标准的技术。
[0104]同样，除非另外明确描述，用连接词“和”连接的项目组不应被认为要求这些项目中的每一个均存在于分组中，相反应被认为是“和/或”。类似地，除非另外明确描述，用连接词“或”连接的项目组不应被认为要求组中相互排他，相反也应被认为是“和/或”。另夕卜，虽然可以单数形式描述或请求保护本公开的项目、元件或组件，但考虑复数形式在其范围内，除非明确表述单数限定。一些实例中扩展用词和短语如“一个或多个”、“至少”、“但不限于”或其他类似短语的存在不应被认为表示，在这些扩展短语可不存在的情况下意图或要求较窄的情况。
[0105]上文描述涉及“连接”或“耦合”在一起的元件或节点或特征。如本文所用，除非另外明确表述，“连接”意为一个元件/节点/特征直接接合(或直接连通)另一元件/节点/特征，并且不一定机械地。同样，除非另外明确表述，“耦合”意为一个元件/节点/特征直接或间接接合(或者，直接或间接连通)另一元件/节点/特征，并且不一定机械地。因此，虽然图1-8显示元件的实例安排，但另外的插入元件、装置、特征或组件可存在于本公开的实施方式中。
[0106]在本文中，术语“计算机程序产品”、“计算机可读介质”、〃计算机可读存储介质〃及类似术语可通常用于表示如下介质，例如，存储器、存储装置、存储单元、或其他非暂时性介质。这些以及其他形式的计算机可读介质可涉及存储处理器模块应用的一个或多个指令，以使处理器模块执行指定工作。这种指令，通常被称为“计算机程序代码”或〃程序代码〃(其可以计算机程序或其他分组形式分组)，其在执行时启动系统。
[0107]如本文所用，除非另外明确表述，“可操作”表示能够被使用，适合或准备用于应用或服务，能用于特定目的和能够执行所述功能或本文所述预期功能。关于系统和装置，术语"可操作"表示系统和/或装置功能和校准完全，包括可适用操作性要求的元件，并且满足可适用操作性要求，从而在激活时显示所述功能。关于系统和电路，术语"可操作"表示系统和/或电路功能和校准完全，包括可适用操作性要求的逻辑，并且满足可适用操作性要求，从而在激活时显示所述功能。
【权利要求】
1.缓解绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路中辐射引起的单粒子效应(SEE)的方法，所述方法包括: 由主逻辑门响应输入，生成主逻辑输出； 如果不存在SEE，由冗余逻辑门响应所述输入，生成冗余逻辑输出，所述冗余逻辑门复制所述主逻辑输出；和 由交错C门输出交错C门输出，所述交错C门输出在所述主逻辑输出匹配所述冗余逻辑输出时模拟反相器输出，并且在所述SEE过程中在所述主逻辑输出和所述冗余逻辑输出不匹配时不改变输出。
2.权利要求1所述的方法，其中所述SEE包括如下其中一种:单粒子翻转(SEU)和单粒子瞬变(SET)。
3.权利要求1所述的方法，其中所述主逻辑门、所述冗余逻辑门和所述交错C门间隔至少引起所述SEE的辐射事件的直径。
4.权利要求1所述的方法，其中所述交错C门包括: 串联PMOS晶体管的组； 串联NMOS晶体管的组；和 多个输入，每个耦合于串联PMOS晶体管组中的一个和串联NMOS晶体管组中的一个，其中所述主逻辑门、所述冗余逻辑门、所述串联PMOS晶体管和所述串联NMOS晶体管交错，以提供空间间隔。
5.权利要求4所述的方法，其中所述空间间隔包括至少0.5微米，以避免SEE影响两个晶体管位点。
6.权利要求1所述的方法，进一步包括利用硬化保持单元保持所述交错C门的所述交错C门输出，所述硬化保持单元包括两个硬化互补保持子电路的组，所述两个硬化互补保持子电路交错以提供空间间隔，并且一起包括两组两个串联PMOS晶体管和两组两个串联NMOS晶体管。
7.权利要求1所述的方法，其中所述主逻辑门包括如下其中一种:组合逻辑门、异步逻辑门和时序逻辑门。
8.缓解辐射引起的单粒子效应(SEE)的绝缘体上硅(SOI)互补金属氧化物半导体(CMOS)集成电路，包括: 主逻辑门，所述主逻辑门包括主逻辑输出，所述主逻辑门响应输入，输出所述主逻辑输出； 冗余逻辑门，所述冗余逻辑门复制所述主逻辑门，并且包括冗余逻辑输出，如果不存在SEE，所述冗余逻辑门响应所述输入，输出所述冗余逻辑输出，所述冗余逻辑输出是所述主逻辑输出的复制；和 交错C门，所述交错C门耦合于所述主逻辑输出和所述冗余逻辑输出，所述交错C门可操作以通过输出交错C门输出充当表决器，所述交错C门输出在所述主逻辑输出匹配所述冗余逻辑输出时模拟反相器输出，并且在所述SEE过程中在所述主逻辑输出和所述冗余逻辑输出不匹配时不改变输出。
9.权利要求8所述的SOICMOS集成电路，其中所述主逻辑门、所述冗余逻辑门和所述交错C门间隔至少引起所述SEE的辐射事件的直径。
10.权利要求8所述的SOICMOS集成电路，其中所述主逻辑门包括如下其中一种:组合逻辑门、异步逻辑门和时序逻辑门。
11.权利要求8所述的SOICMOS集成电路，其中所述交错C门包括: 串联PMOS晶体管的组； 串联NMOS晶体管的组；和 多个输入，每个耦合于串联PMOS晶体管组中的一个和串联NMOS晶体管组中的一个，其中所述主逻辑门、所述冗余逻辑门、所述串联PMOS晶体管和所述串联NMOS晶体管交错，以提供空间间隔。
12.权利要求11所述的SOICMOS集成电路，其中所述空间间隔包括至少0.5微米，以避免SEE影响两个晶体管位点。
13.权利要求8所述的SOICMOS集成电路，进一步包括硬化保持单元，所述硬化保持单元保持所述交错C门的所述交错C门输出，所述硬化保持单元包括两个硬化互补保持子电路的组，所述两个硬化互补保持子电路交错以提供空间间隔，并且一起包括两组两个串联PMOS晶体管和两组两个串联NMOS晶体管。
【文档编号】H03K19/20GK103546147SQ201310295890
【公开日】2014年1月29日 申请日期:2013年7月15日 优先权日:2012年7月16日
【发明者】E·坎农, S·拉巴, J·麦克勒 申请人:波音公司