译码装置以及对解析数据进行译码的方法
【专利摘要】一种译码装置以及对解析数据进行译码的方法，其中对解析数据进行译码的方法包括从随机存储单元的起始地址并按地址累加顺序读入解析数据，其中所述随机存储单元包括多个子存储单元；当子存储单元存满解析数据时，将该解析数据输出至与该子存储单元相对应的译码器进行译码；当该随机存储单元的地址已累加至结束地址时，读入的解析数据再次存储至该随机存储单元的起始地址对应的子存储单元；其中，所述子存储单元和译码器的数目关联于解析数据的读入速率与译码器的译码速率之比。本技术方案可以满足超高速码率、短码字的数据译码处理要求。
【专利说明】译码装置以及对解析数据进行译码的方法
[0001] 【技术领域】
本发明涉及译码器【技术领域】，特别涉及一种译码装置以及对解析数据进行译码的方法。
【背景技术】
[0002]低密度奇偶校验码(Low Density Parity Check Code, LDPC)码字作为一种接近香农门限的码字，不仅在理论界的码字结构研究、构造方法研究、译码算法、比特映射等等领域得到了广泛的研究，而且在工业界也是越来越得到实际的应用。比如，在地面广播电视领域，卫星通信领域，高速磁盘存储领域以及光纤数据通信领域等，都能找到LDPC码字的应用实例。
[0003]现有的LDPC译码器的设计主要采用归一化的最小和算法以及乒乓的随机存储器(random access memory, RAM)架构。如图1所示的是现有的一种LDPC译码器的架构示意图。
[0004]参考图1，LDPC译码器的架构包括两个RAM，分别为乒RAMlla和乓RAMllb、数据选择器12以及LDPC译码器13。
[0005]在工作过程中，首先，解映射得到的数据(称为解析数据)按RAM的地址顺序写入乒乓RAM。实际应用中，乒乓RAM可以是一整块RAM，这样RAM地址可以累加，而乒RAMl Ia和乓RAMllb是按照使用需要将RAM分成两块区域，其中乒RAMlla和乓RAMllb的大小相等，均为一个LDPC码字长度的深度，而每个地址里面存储的数据宽度由解析数据的位宽决定。
[0006]当写地址累加到第一个LDPC块结束地址时(即数据写满乒RAMlla时)，数据选择器(MUX)选通乒RAMl la，存储于乒RAMlla的解析数据并行读出到LDPC译码器13开始本块数据的译码。由于此时解析数据已经写满了乒RAMlla，所以继续开始写入乓RAMllb，当写地址累加到第二个LDPC块结束地址时(即数据写满乓RAMllb时)，数据选择器选通乓RAMllb，存储于乓RAMllb的解析数据并行读出到LDPC译码器13开始本块数据的译码。当然，此时务必保证上一块(即乒RAMlla对应的LDPC块数据)的LDPC码字已经译码完成，且其译码后比特已经输出。然后，解映射得到的数据继续写入RAM，但此时写地址不再累加，而是重新归零，解析数据开始写入乒RAMlla，继续上述处理过程，如此往复。
[0007]可以看出，上述LDPC译码器的结构能够得到广泛应用，需要满足一个条件，就是LDPC译码器必须在前面的解析数据写满一个RAM (乒RAM或者乓RAM，代表一个LDPC码字的长度)所花的时间内，完成一个LDPC码字块的译码过程。也就是说，上述LDPC译码器的结构对码字的长度，解析数据的读入速率有关系。码字长度越长，解析数据的读入速率越慢，越能够满足条件。
[0008]事实上，基于高速芯片设计的LDPC译码器其时钟工作速率可以最大支持200-300Μ左右，所以解析数据的读入速率如果和这个速率相当是可以考虑用上述结构的。
[0009]但是，随着通信技术的发展，在基于光纤的超高速的数据通信场景下，一方面由于数据通信具有突发性，码字长度比较短，另一方面由于光纤通信峰值速率达到了每秒千兆次米样(Gigabit Samples Per Second, Gsps)的数量级(lGsps=1000Msps),远大于20(T300Msps的速率，因此现有的LDPC译码器的结构就很难满足实际的需求了。
【发明内容】
[0010]本发明解决的问题是现有的LDPC译码器的结构很难满足超高速码率、短码字的数据译码处理要求。
[0011]为解决上述问题，本发明实施例提供了一种译码装置，包括:适于从起始地址开始并按地址累加顺序读入解析数据的随机存储单元，其中所述随机存储单元包括多个子存储单元；适于对经由所述子存储单元输出的解析数据进行译码的译码器；其中，所述子存储单元和译码器的数目关联于解析数据的读入速率与译码器的译码速率之比。
[0012]可选地，所述译码器的数目小于所述子存储单元的数目，且所述译码器的数目与所述子存储单元的数目的差值在预设数值范围内，该预设数值范围根据解析数据的读入速率与译码器的译码速率之比来确定。
[0013]可选地，所述译码器为LDPC译码器，所述解析数据为LDPC码字对应的比特软值数据。
[0014]可选地，所述子存储单元的深度为一个LDPC码字的长度。
[0015]可选地，所述子存储单元的宽度由所述解析数据的位宽来确定。
[0016]可选地，所述译码装置还包括:适于选通其中一个译码器将经过译码后的解析数据输出的数据选择器。
[0017]本发明实施例还提供了一种利用上述译码装置对解析数据进行译码的方法，包括:从随机存储单元的起始地址并按地址累加顺序读入解析数据，其中所述随机存储单元包括多个子存储单元；当子存储单元存满解析数据时，将该解析数据输出至与该子存储单元相对应的译码器进行译码；当该随机存储单元的地址已累加至结束地址时，读入的解析数据再次存储至该随机存储单元的起始地址对应的子存储单元。
[0018]可选地，所述子存储单元与译码器的数目相同，且每个子存储单元对应一个译码器。
[0019]可选地，所述译码器的数目小于所述子存储单元的数目；所述当子存储单元存满解析数据时，将该解析数据输出至与该子存储单元相对应的译码器进行译码包括如下步骤:当子存储单元存满解析数据时，将该解析数据输出至一个处于空闲状态的译码器进行译码，其中所述空闲状态的译码器是指尚未进行译码处理的译码器或者已完成译码处理的译码器。
[0020]可选地，所述译码器的数目与所述子存储单元的数目的差值在预设数值范围内，该预设数值范围根据解析数据的读入速率与译码器的译码速率之比来确定。
[0021]可选地，在循环对解析数据进行译码过程中，每次将解析数据读入子存储单元时，该子存储单元中原先存储的解析数据已输出至对应译码器并完成译码。
[0022]可选地，所述译码器为LDPC译码器，所述解析数据为LDPC码字对应的比特软值数据。
[0023]可选地，所述子存储单元的深度为一个LDPC码字的长度。
[0024]可选地，所述子存储单元的宽度由所述解析数据的位宽来确定。[0025]与现有技术相比，本发明技术方案具有以下有益效果:
将解映射得到的解析数据按照地址累加顺序写入至随机存储单元的各个子存储单元，当子存储单元存满解析数据后即输出至相对应的译码器进行译码。由于子存储单元和译码器的数目是根据解析数据的读入速率与译码器的译码速率之比来确定的，因此可以满足在超高速码率下译码器完成对解析数据译码的处理，与现有技术相比，对译码器译码速率的要求有所降低。
[0026]进一步地，对于译码器和子存储单元的数目设定，可以设置两者的数目相同，即每个子存储单元对应一个译码器。也可以设置译码器的数目小于子存储单元的数目，在译码处理过程中，有效地利用处于空闲状态的译码器，动态地分配子存储单元与译码器之间的对应关系以完成对解析数据的译码处理。从而满足在超高速码率下对解析数据进行译码处理的同时，也能兼顾译码装置的设计成本，适当减少译码器，以节省译码器的资源。
【专利附图】
【附图说明】
[0027]图1是现有的一种LDPC译码器的架构示意图；
图2是本发明的一种对解析数据进行译码的方法的实施方式的流程示意图；
图3a是本发明的译码装置的一个具体实施例的结构示意图；
图3b是本发明的译码装置的另一个具体实施例的结构示意图。
【具体实施方式】
[0028]发明人发现有的LDPC译码器的结构很难满足超高速率、短码字的数据通信场景下的数据译码处理要求。
[0029]针对上述问题，发明人经过研究，提供了一种译码装置以及对解析数据进行译码的方法。本技术方案可以满足在超高速码率下译码器完成对解析数据译码的处理，且与现有技术相比，对译码器译码速率的要求有所降低。
[0030]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0031]如图2所示的是本发明的一种对解析数据进行译码的方法的实施方式的流程示意图。参考图2，所示解析数据的译码方法包括如下步骤:
步骤Sll:从随机存储单元的起始地址并按地址累加顺序读入解析数据，其中所述随机存储单元包括多个子存储单元；
步骤S12:当子存储单元存满解析数据时，将该解析数据输出至与该子存储单元相对应的译码器进行译码；
步骤S13:当该随机存储单元的地址已累加至结束地址时，读入的解析数据再次存储至该随机存储单元的起始地址对应的子存储单元。
[0032]需要说明的是，根据上述实施方式，各步骤之间并没有执行顺序上的限制。具体来说，在对解析数据进行译码过程中，如步骤Sll所述，将解映射得到的解析数据从随机存储单元的起始地址开始并按地址累加顺序依次读入各个子存储单元。在读入解析数据的过程中，当满足如步骤S12的条件，即当子存储单元存满解析数据时，将该解析数据输出至与该子存储单元相对应的译码器进行译码。而当满足如步骤S13的条件，即当随机存储单元的地址已累加到至结束地址(该结束地址为最后一个子存储单元的结束地址)时，地址将不再累加，后续读入的解析数据将再次存储至该随机存储单元的起始地址对应的子存储单元。而后则继续依照步骤Sll所述，按照地址累加顺序读入解析数据存储至各个子存储单元中，如此循环往复，直至读入所有解析数据并完成对这些解析数据的译码处理。
[0033]其中，与现有技术不同的是，所述子存储单元和译码器的数目是根据解析数据的读入速率与译码器的译码速率之比来确定的。一般而言，在译码装置中所使用的译码器采用的是相同逻辑资源结构，其译码速率是固定的。在对解析数据的进行译码处理时，基于不同的解析数据的读入速率，可以设定相适应的子存储单元的数目和译码器的数目。当解析数据的读入速率越高、码字越短，则可以设定较多数目的子存储单元和译码器；反之，若解析数据的读入速率越低、码字越长，则可以设定较少数目的子存储单元和译码器。
[0034]例如，在本实施例中，给出一个确定子存储单元和译码器的数目的方式，设子存储单元和译码器的数目(设为N)相等，则N=
一个解析數据写满子*存《单元的吋钟I!期X解祈》据德入速率(,
——iSllillllOTffll......进一步地，在一个优选实施例中，所述子存储单元与译码器的数目相同，且每个子存储单元对应一个译码器。也就是说，在对解析数据进行译码处理过程中，每当一个子存储单元存满解析数据时，该解析数据都输出至与其固定对应的一个译码器(该译码器为与该子存储单元对应的译码器)进行译码。每次循环至该子存储单元时，都是如此。
[0035]在另一个优选实施例中，在满足超高速码率下对解析数据进行译码处理的同时，考虑节省译码器的资源，在译码装置中，设定的所述译码器的数目也可以小于所述子存储单元的数目。在这种情况下，不能保证每个子存储单元都有一个固定对应的译码器来处理该子存储单元中的解析数据，在每次循环过程中，各个子存储单元对应的译码器会不同。换句话说，在这种情形下，上 述步骤S12所述的“将该解析数据输出至与该子存储单元相对应的译码器进行译码”中所谓的“相对应”是一种动态对应的过程。
[0036]具体来说，在本实施例中，所述动态对应的过程可以通过如下方式来实现:当子存储单元存满解析数据时，将该解析数据输出至一个处于空闲状态的译码器进行译码，其中所述空闲状态的译码器是指尚未进行译码处理(在第一次循环将解析数据写入各个子存储单元的过程中)的译码器或者已完成译码处理(在第一次循环之后的后续循环将解析数据写入各个子存储单元的过程中)的译码器。
[0037]当然，在这种情况下，所述译码器的数目与所述子存储单元的数目的差值是在一定数值范围(可以设定一个预设数值范围)之内的，而该预设数值范围根据解析数据的读入速率与译码器的译码速率之比来确定。也就是说，节省译码器资源的前提条件是，必须保证各个译码器能够完成对所有解析数据的译码处理。
[0038]需要强调的是，采用本实施例的译码方法对所有解析数据进行译码处理的过程中，由于需要处理大量解析数据，因此译码装置中各个子存储单元需要循环存储解析数据，各个对应的译码器也需要循环对解析数据进行译码。因此，在整个译码处理过程中，需要保证，每次将解析数据读入子存储单元时，该子存储单元已清空。也就是说，至少要在下一次(假设为第N+1次，N为整数)将解析数据读入子存储单元时，保证上一次(第N次)读入该子存储单元的解析数据必须已经完成译码并输出。[0039]因此，在译码装置中，需要设置数目合理的子存储单元和译码器，具体的数目设定需要考虑解析数据的读入速率和译码器的译码速率之间的关系。例如，也可以根据解析数据的读入速率与译码器的译码速率之比来确定子存储单元和译码器的数目。
[0040]根据本实施例提供的解析数据的译码方法，可以应用在对LDPC码的译码处理场景下。相应地，在本实施例中，所述译码器为LDPC译码器，所述解析数据为LDPC码字对应的比特软值数据。所述子存储单元的深度为一个LDPC码字的长度。所述子存储单元的宽度由所述解析数据的位宽来确定。
[0041]下面结合具体的译码装置的结构示意图对上述解析数据的译码方法的实施方式进行描述。
[0042]实施例一
如图3a所示的是本发明的译码装置的一个具体实施例的结构示意图。参考图3a，所述译码装置包括:
随机存储单元RAM，包括N个子存储单元，例如RAMp RAM2,…、RAMn)，这N个子存储单元构成一整块RAM，数据地址从RAM1的起始地址累加至RAMn的结束地址。
[0043]N个译码器，例如，译码器1、译码器2、…、译码器N。在本实施例中，所述译码器的数目与子存储单元的数目相同，都为N个。每个子存储单元对应一个译码器，例如，RAM1对应译码器1、RAM2对应译码器2、…、RAMn对应译码器N。
[0044]数据选择器， 用于选通其中一个译码器将经过译码后的解析数据(即译码比特)输出。
[0045]在本实施例中，所述译码器为LDPC译码器，所述解析数据为LDPC码字对应的比特软值数据。每个子存储单元的深度为一个LDPC码字的长度，各个子存储单元的宽度由所述解析数据的位宽来确定。
[0046]在对解析数据进行译码处理过程中，解析数据从随机存储单元的起始地址并按地址累加顺序读入各个子存储单元。当写地址累加到第I个LDPC块结束地址时(即第一块LDPC所对应的比特软值数据正好写满RAM1的空间时)，将RAM1存储的解析数据并行读入LDPC译码器I进行译码。
[0047]接着，读入的解析数据继续开始写入RAM2,当写地址累加到第2个LDPC块结束地址时(即第2块LDPC所对应的比特软值数据正好写满RAM2的空间时)，将RAM2存储的解析数据并行读入LDPC译码器2进行译码。
[0048]按如此规律，继续将读入的解析数据依序写入RAM3、RAM4、……。并且在每个子存储单元RAM存满解析数据时，则将该RAM存储的解析数据并行读入与其对应的LDPC译码器进行译码。
[0049]当写地址累加到第N (假设N>3)个LDPC块结束地址时(即第N块LDPC所对应的比特软值数据正好写满RAM “勺空间时)，将RAM “勺数据并行读入LDPC译码器N进行译码。然后，写地址不再进行累加，而是循环到整块RAM的起始地址(即等于RAM1的起始地址)，接下来得到的解析数据又开始写入RAM1，如此往复。
[0050]当然，当解析数据开始写入RAM1的时，必须保证LDPC译码器I已经完成译码，并将译码结果通过数据选择器输出。进而，当写地址再次累加到第I个LDPC块结束地址时，将新读入的RAMl的解析数据并行读入LDPC译码器I进行译码。此时，则必须保证在LDPC译码器2中的数据已经完成译码并且译码后的数据已经通过数据选择器输出。
[0051]按此规律，当写地址再次累加到第N个LDPC块结束地址时，将新读入RAMn的解析数据并行读入LDPC译码器N进行译码，此时必须保证在LDPC译码器I中的解析数据已经完成译码并且译码后的数据已经通过数据选择器输出，如此往复，直至所有需译码的解析数据都已读入及完成译码，并通过数据选择器输出 。
[0052]实施例二
如图3b所示的是本发明的译码装置的一个具体实施例的结构示意图。参考图3b，所述译码装置包括:
随机存储单元RAM，包括N个子存储单元，例如RAMp RAM2,…、RAMn)，这N个子存储单元构成一整块RAM，数据地址从RAM1的起始地址累加至RAMn的结束地址。
[0053]与实施例一不同的是，在本实施例中，译码器的数目小于子存储单元的数目(如图3b所示为N-1个)，包括译码器1、译码器2、…、译码器N-1。由于译码器和子存储单元的数目不相等，在整个译码处理过程中，与各个子存储单元对应的译码器就是非固定的，在每次循环过程中，各个子存储单元对应的译码器会不同。
[0054]具体来说，在开始对读入的解析数据进行译码时，解析数据从随机存储单元的起始地址并按地址累加顺序读入各个子存储单元。当子存储单元存满解析数据时，则将解析数据输出至与该子存储单元对应的译码器进行译码。在第一次循环中，对于RAM1至RAMim这N-1个子存储单元来说，其对应的译码器为LDPC译码器I至LDPC译码器N-1，而对于子存储单元RAM N来说，其对应的译码器为LDPC译码器I。
[0055]当写地址累加到第N个LDPC块结束地址时(即第N块LDPC所对应的比特软值数据正好写满RAM N的空间时)，写地址不再进行累加，而是循环到整块RAM的起始地址(即等于RAM1的起始地址)，接下来得到的解析数据又开始写入RAM1 (即开始第二次循环)，如此往复。
[0056]与实施例一不同的是，当读入的解析数据第二次循环写入至RAM1时，与子存储单元RAM1对应的译码器为LDPC译码器2 (而此时LDRC译码器I需要处理第一次循环过程中子存储单元RAM ,输出的解析数据)。也就是说，当解析数据开始写入RAM1的时，必须保证LDPC译码器2已经完成译码，并将译码结果通过数据选择器输出。进而，当写地址第二次累加到第I个LDPC块结束地址时，将新读入的RAM1的解析数据并行读入LDPC译码器2进行译码。
[0057]依照上述规律，在第二次循环过程中，子存储单元RAM2对应的译码器为LDPC译码器3、子存储单元RAM3对应的译码器为LDPC译码器4、...、而子存储单元RAM1^1对应的译码器为LDPC译码器1、子存储单元RAMn对应的译码器为LDPC译码器2。
[0058]具体地，当写地址第二次累加到第N-1个LDPC块结束地址时，将新读入RAM1^1的解析数据并行读入LDPC译码器I进行译码。也就是说，此时需要保证LDPC译码器I中的数据已经完成译码并且译码后的数据已经通过数据选择器输出。而当写地址第二次次累加到第N个LDPC块结束地址时，将新读入RAMn的解析数据并行读入LDPC译码器2进行译码。如此往复，直至所有需译码的解析数据都已读入及完成译码，并通过数据选择器输出。
[0059]按上述循环规律可以看出，每次循环写完RAM I (I为1、2、3、…、N)结束地址时，将其所存储的解析数据并行读入的LDPC译码器所处的位置是上一次该RAM所读入的LDPC译码器的位置的下一个。例如，上一次RAM I存储的解析数据读入LDPC译码器1，这次该RAM I存储的新的解析数据则读入LDPC译码器2，而如果上一次RAM I存储的解析数据是读入LDPC译码器N-1进行译码的，那么这次该RAM I存储的新的解析数据则读入LDPC译码器I进行译码(在本实施例所述的译码装置中，从循环角度来看，LDPC译码器I是LDPC译码器N-1的下一个译码器)。
[0060]需要说明的是，在本实施例中，如图3b所示的译码器中，译码器的数目比子存储单元的数目少一个，其循环过程如上所述。在其他实施例中，译码器的数目也可以比子存储单元少两个或少三个，如上文中所述，两者间的数目差值是在一定数值范围内的，该数值范围内可以保证译码装置对所有待译码的解析数据完成译码处理并输出，而该预设数值范围可以根据解析数据的读入速率与译码器的译码速率之比来确定。
[0061]可以看出，在所述译码器的数目小于所述子存储单元的数目的情况下，对解析数据进行译码处理的循环过程中，各个子存储单元所对应的译码器会不同。在本实施例中，当子存储单元存满解析数据时，将该解析数据输出至一个处于空闲状态的译码器进行译码，其中所述空闲状态的译码器是指尚未进行译码处理(在第一次循环将解析数据写入各个子存储单元的过程中)的译码器或者已完成译码处理(在第一次循环之后的后续循环将解析数据写入各个子存储单元的过程中)的译码器。
[0062]本发明实施例还提供了 一种译码装置。该译码装置包括:
适于从起始地址开始并按地址累加顺序读入解析数据的随机存储单元，其中所述随机存储单元包括多个子存储单元。
[0063]适于对经由所述子存储单元输出的解析数据进行译码的译码器。其中，所述子存储单元和译码器的数目关联于解析数据的读入速率与译码器的译码速率之比。
[0064]适于选通其中一个译码器将经过译码后的解析数据输出的数据选择器。
[0065]所述译码装置的具体结构可以参考如图3a和图3b所示的译码装置的结构示意图，两种译码装置的译码处理流程可以参考上文中实施例一和实施例二的描述，在此不再赘述。
[0066]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种译码装置，其特征在于，包括: 适于从起始地址开始并按地址累加顺序读入解析数据的随机存储单元，其中所述随机存储单元包括多个子存储单元； 适于对经由所述子存储单元输出的解析数据进行译码的译码器； 其中，所述子存储单元和译码器的数目关联于解析数据的读入速率与译码器的译码速率之比。
2.如权利要求1所述的译码装置，其特征在于，所述子存储单元与译码器的数目相同，且每个子存储单元对应一个译码器。
3.如权利要求1所述的译码装置，其特征在于，所述译码器的数目小于所述子存储单元的数目，且所述译码器的数目与所述子存储单元的数目的差值在预设数值范围内，该预设数值范围根据解析数据的读入速率与译码器的译码速率之比来确定。
4.如权利要求1所述的译码装置，其特征在于，所述译码器为LDPC译码器，所述解析数据为LDPC码字对应的比特软值数据。
5.如权利要求4所述的译码装置，其特征在于，所述子存储单元的深度为一个LDPC码字的长度。
6.如权利要求4所述的译码装置，其特征在于，所述子存储单元的宽度由所述解析数据的位宽来确定。
7.如权利要求1所述的译码装置，其特征在于，所述译码装置还包括:适于选通其中一个译码器将经过译码后的解析数据输出的数据选择器。
8.一种利用权利要求1所述的译码装置对解析数据进行译码的方法，其特征在于，包括: 从随机存储单元的起始地址并按地址累加顺序读入解析数据，其中所述随机存储单元包括多个子存储单元； 当子存储单元存满解析数据时，将该解析数据输出至与该子存储单元相对应的译码器进行译码； 当该随机存储单元的地址已累加至结束地址时，读入的解析数据再次存储至该随机存储单元的起始地址对应的子存储单元； 如权利要求8所述的对解析数据进行译码的方法，其特征在于，所述子存储单元与译码器的数目相同，且每个子存储单元对应一个译码器。
9.如权利要求8所述的对解析数据进行译码的方法，其特征在于，所述译码器的数目小于所述子存储单元的数目； 所述当子存储单元存满解析数据时，将该解析数据输出至与该子存储单元相对应的译码器进行译码包括如下步骤: 当子存储单元存满解析数据时，将该解析数据输出至一个处于空闲状态的译码器进行译码，其中所述空闲状态的译码器是指尚未进行译码处理的译码器或者已完成译码处理的译码器。
10.如权利要求10所述的对解析数据进行译码的方法，其特征在于，所述译码器的数目与所述子存储单元的数目的差值在预设数值范围内，该预设数值范围根据解析数据的读入速率与译码器的译码速率之比来确定。
11.如权利要求8所述的对解析数据进行译码的方法，其特征在于，在循环对解析数据进行译码过程中，每次将解析数据读入子存储单元时，该子存储单元中原先存储的解析数据已输出至对应的译码器并完成译码。
12.如权利要求8所述的对解析数据进行译码的方法，其特征在于，所述译码器为LDPC译码器，所述解析数据为LDPC码字对应的比特软值数据。
13.如权利要求13所述的对解析数据进行译码的方法，其特征在于，所述子存储单元的深度为一个LDPC码字的长度。
14.如权利要求13所述的对解析数据进行译码的方法，其特征在于，所述子存储单元的宽度由所述解 析数据的位宽来确定。
【文档编号】H03M13/11GK103546167SQ201310315683
【公开日】2014年1月29日 申请日期:2013年7月25日 优先权日:2013年7月25日
【发明者】何大治, 徐胤, 郭序峰, 管云峰, 尧勇仕, 扬帆, 赵杰 申请人:上海数字电视国家工程研究中心有限公司