电平移位电路的制作方法
【专利摘要】本发明公开了一种电平移位电路，包括：电源装置，包括多个相互串联的电源模块，多个电源模块相互串联；独立子模块装置，包括多个子模块和多个开关管，每个子模块的输出端分别与对应的开关管相连，多个开关管根据每个子模块输出的电平信号输出相应电平信号；偏置电流提供模块，输出第一偏置电流和第二偏置电流；电平移位模块，对多个开关管输出的电平信号进行移位以生成电平移位信号；参考电平提供模块，用于向电平移位模块提供参考电平。本发明的电平移位电路适用于两个及两个以上相对独立的高压电源串联应用的集成电路中，可以对多个电源的任意高低电平进行移位以调整为适合统一处理的电平，满足集成电路的应用要求，应用范围广泛，通用性强。
【专利说明】电平移位电路
【技术领域】
[0001 ] 本发明涉及集成电路【技术领域】，特别涉及一种电平移位电路。
【背景技术】
[0002]在集成电路的设计过程中，特别是涉及到高压电路时，常常需要将电路中原本的高压转换成低压后再进行处理，也就是通过对电路中的电平进行移位，以调整为适合统一处理的电平，此时就需要电平移位电路对电平进行移位。
[0003]在传统高压转低压的核心电平移位电路中，如图1所示，该电平移位电路包括:接收电平移位输入信号的输入端、高压反相器HV-1NV、第一高压NMOS管Ml、第二高压NMOS管M2、第一高压PMOS管M3以及第二高压PMOS管M4。其中，输入端与第一高压NMOS管Ml的栅极和高压反相器HV-1NV的输入端分别相连，高压反相器HV-1NV的输出端与第二高压NMOS管M2的栅极相连，第一高压NMOS管Ml的漏极与第一高压PMOS管M3的漏极和第二高压PMOS管M4的栅极分别相连，第二高压NMOS管M2的漏极与第二高压PMOS管M4的漏极和第一高压PMOS管M3的栅极分别相连，第一高压PMOS管M3的漏极或第二高压PMOS管M4的漏极均可作为该电平移位电路的输出。
[0004]但是，在两个及两个以上相对独立的高压电源串联应用的集成电路中，各电源的高低电平已不是电源本身与地电平，传统的电平移位电路将不能满足集成电路的应用要求，因此，传统的电平移位电路应用范围比较局限。
【发明内容】
[0005]本发明的目的旨在至少从一定程度上解决上述的技术缺陷。
[0006]为此，本发明的目的在于提出一种电平移位电路，该电平移位电路适用于两个或两个以上相对独立的高压电源串联应用的集成电路中，应用范围广泛，通用性强。
[0007]为达到上述目的，本发明实施例提出的一种电平移位电路，包括:电源装置，所述电源装置包括多个电源模块，所述多个电源模块相互串联；独立子模块装置，所述独立子模块装置包括多个子模块和多个开关管，所述多个子模块相互串联且每个所述子模块与一个电源模块对应并联，每个所述子模块用于输出与对应并联的电源模块两端电位相等的电平信号，每个所述子模块的输出端分别与对应的开关管相连，所述多个开关管根据每个所述子模块输出的电平信号输出相应电平信号；偏置电流提供模块，所述偏置电流提供模块具有第一偏置电流输出端和第二偏置电流输出端，通过所述第一偏置电流输出端和第二偏置电流输出端分别输出第一偏置电流和第二偏置电流；电平移位模块，所述电平移位模块与所述多个开关管和所述偏置电流提供模块分别相连，所述电平移位模块根据所述第一偏置电流和第二偏置电流对所述多个开关管输出的电平信号进行移位以生成电平移位信号；参考电平提供模块，所述参考电平提供模块与所述电平移位模块相连，所述参考电平提供模块用于向所述电平移位模块提供参考电平。
[0008]根据本发明实施例提出的电平移位电路，适用于两个或两个以上相对独立的高压电源串联应用的集成电路中，可以对多个电源的任意高低电平进行移位以调整为适合统一处理的电平，满足集成电路的应用要求，应用范围广泛，通用性强。
[0009]本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
【专利附图】
【附图说明】
[0010]本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中:
[0011]图1为传统高压转低压的核心电平移位的电路图；
[0012]图2为根据本发明实施例的电平移位电路的模块图；
[0013]图3为根据本发明一个实施例的电平移位电路的模块图；
[0014]图4为根据本发明一个实施例的多个电源模块为三个时的电平移位电路的模块图；
[0015]图5为根据本发明一个实施例的多个电源模块为三个时的电平移位模块的电路图；
[0016]图6为根据本发明一个实施例的多个电源模块为三个时的电平移位的时序图；
[0017]图7为根据本发明另一个实施例的多个电源模块为两个时的电平移位电路的模块图；
[0018]图8为根据本发明另一个实施例的多个电源模块为两个时的电平移位模块的电路图；以及
[0019]图9为根据本发明另一个实施例的多个电源模块为两个时的电平移位的时序图。
【具体实施方式】
[0020]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0021]下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
[0022]在本发明的描述中，需要说明的是，除非另有规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
[0023]参照下面的描述和附图，将清楚本发明的实施例的这些和其他方面。在这些描述和附图中，具体公开了本发明的实施例中的一些特定实施方式，来表示实施本发明的实施例的原理的一些方式，但是应当理解，本发明的实施例的范围不受此限制。相反，本发明的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
[0024]下面参照附图来描述根据本发明实施例提出的电平移位电路。
[0025]如图2所示，本发明实施例提出的电平移位电路包括电源装置10、独立子模块装置20、偏置电流提供模块30、电平移位模块40以及参考电平提供模块50。
[0026]其中，电源装置10包括多个电源模块11、12......1n，多个电源模块11、12......1n之间相互串联；独立子模块装置20包括多个子模块21、22……2η和多个开关管ΜΡ1、ΜΡ2……MPn,多个子模块21、22……2η之间相互串联且每个子模块与一个电源模块对应并联，每个子模块用于输出与对应并联的电源模块两端电位相等的电平信号，每个子模块的输出端分别与对应的开关管相连，多个开关管根据每个子模块输出的电平信号输出相应电平信号；偏置电流提供模块30具有第一偏置电流输出端301和第二偏置电流输出端302，通过第一偏置电流输出端301和第二偏置电流输出端302分别输出第一偏置电流biasl和第二偏置电流bias2 ；电平移位模块40与多个开关管和偏置电流提供模块30分别相连，电平移位模块40根据第一偏置电流biasl和第二偏置电流bias2对多个开关管输出的电平信号进行移位以生成电平移位信号；参考电平提供模块50与电平移位模块40相连,参考电平提供模块50用于向电平移位模块40提供参考电平。其中，η为大于等于2的整数。
[0027]进一步地，在本发明的一个实施例中，如图3所示，参考电平提供模块50可以为电压转换模块，该电压转换模块与电源装置10相连，并且，该电压转换模块用于对电源装置10输出的电压进行转换以生成参考电平。在本发明的一个实施例中，电压转换模块和偏置电流提供模块30可以集成设置。
[0028]进一步地，在本发明的一个实施例中，每个子模块对对应并联的电源模块两端电位进行处理以使每个子模块输出的高电平与对应并联的电源模块的高电平相同和每个子模块输出的低电平与对应并联的电源模块的低电平相同。需要说明的是，每个子模块可以包含任意的相关电路，比如比较器、运算放大器、逻辑门等，只需要保证每个子模块输出的高电平与其对应并联的电源模块的高电平相同以及输出的低电平与其对应并联的电源模块的低电平相同。
[0029]在本发明的一个实施例中，多个开关管可以为多个PMOS管。在本发明的一个实施例中，如图4所示，当电源装置10中的多个电源模块为三个时，子模块和PMOS管分别为三个，相互串联的三个电源模块之间具有第一节点Jl和第二节点J2，第一 PMOS管MPl的源极与第一电源模块11的正极端相连，第二 PMOS管ΜΡ2的源极与第一节点Jl相连，第三PMOS管MP3的源极与第二节点J2相连。
[0030]具体地，第一电源模块11的高低电平分别为vc和vb，第二电源模块12的高低电平分别为vb和va，第三电源模块13的高低电平分别为va和vss ;独立子模块装置20包括子模块21、子模块22、子模块23、第一 PMOS管MPl、第二 PMOS管MP2以及第三PMOS管MP3，其中，子模块21与第一电源模块11并联，子模块22与第二电源模块12并联，子模块23与第三电源模块13并联，并且，子模块21输出的电平信号为hc，子模块22输出的电平信号为hb，子模块23输出的电平信号为ha，同时，子模块21与MPl的栅极相连，子模块22与MP2的栅极相连，子模块23与MP3的栅极相连，MPU MP2以及MP3的源极电平信号分别为vc、Vb以及va，并且，MP1、MP2以及MP3的漏极电平信号ic、ib以及ia作为独立子模块装置20输出的电平信号。
[0031]需要说明的是，子模块21输出的电平信号he的高电平为vc，低电平为vb，子模块22输出的电平信号hb的高电平为vb，低电平为va，子模块23输出的电平信号ha的高电平为va,低电平为vss。
[0032]优选地，在本发明的一个实施例中，如图4所示，上述的电平移位电路还包括逻辑处理模块60，逻辑处理模块60与电平移位模块40和参考电平提供模块50分别相连，逻辑处理模块60用于对电平移位信号进行逻辑处理。
[0033]在本发明的一个实施例中，如图5所示，电平移位模块40具体包括第一 NMOS管MNl、第二 NMOS管MN2、第三NMOS管MN3、、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第四PMOS管MP4、第五PMOS管MP5以及第六PMOS管MP6。
[0034]其中，第一 NMOS管丽I的漏极和栅极分别与第一偏置电流输出端301相连,第一NMOS管丽I的源极与参考地相连；第二 NMOS管丽2的栅极与第一 NMOS管丽I的栅极相连，第二 NMOS管丽2的漏极与第三PMOS管MP3的漏极相连，第二 NMOS管丽2的源极接地；第三NMOS管MN3的栅极与第二 NMOS管MN2的漏极相连，第三NMOS管MN3的源极接地，第三NMOS管丽3的漏极作为电平移位模块40的第一输出端，并且，输出电平信号oa ;第四PMOS管MP4的栅极与第二偏置电流输出端302相连，第四PMOS管MP4的漏极与第三NMOS管丽3的漏极相连，第四PMOS管MP4的源极与参考电平提供模块50相连；第四NMOS管MN4的栅极与第一 NMOS管MNl的栅极相连，第四NMOS管MN4的漏极与第二 PMOS管MP2的漏极相连，第四NMOS管MN4的源极接地；第五NMOS管MN5的栅极与第四NMOS管MN4的漏极相连，第五NMOS管丽5的源极接地，第五NMOS管丽5的漏极作为电平移位模块40的第二输出端，并且，输出电平信号ob ;第五PMOS管MP5的栅极与第二偏置电流输出端302相连,第五PMOS管MP5的漏极与第五NMOS管MN5的漏极相连，第五PMOS管MP5的源极与参考电平提供模块50相连?’第六NMOS管MN6的栅极与第一 NMOS管MNl的栅极相连，第六NMOS管MN6的漏极与第一 PMOS管MPl的漏极相连，第六NMOS管MN6的源极接地；第七NMOS管丽7的栅极与第六NMOS管MN6的漏极相连，第七NMOS管MN7的源极接地，第七NMOS管MN7的漏极作为电平移位模块40的第三输出端,并且,输出电平信号oc ;第六PMOS管MP6的栅极与第二偏置电流输出端302相连，第六PMOS管MP6的漏极与第七NMOS管MN7的漏极相连，第六PMOS管MP6的源极与参考电平提供模块50相连。
[0035]具体地，在本发明的一个实施例中，上述电平移位模块40进行电平移位的过程如下:
[0036]当与第一电源模块11并联的子模块21输出的电平信号he为高电平vc时,此时MPl为关断状态，MPl的漏极电平信号ic为高阻状态，由于第一偏置电流biasl镜像电流的原因，MN6的漏极电平信号ic会被镜像电流下拉至vss电平，从而使丽7关断，而由于第二偏置电流bias2的原因，MP6的漏极电平信号，也就是，与之相连的丽7的漏极电平信号将被第二偏置电流bias2上拉至vp电平，即言，电平移位模块40的第一输出端输出的电平信号oc等于vp。当与第一电源模块11并联的子模块21输出的电平信号he为低电平vb时，此时MPl为完全开启状态，MPl的漏极电平信号ic为高电平vc，进入电平移位电路后，即使MN6的漏极存在第一偏置电流biasl的镜像下拉电流，但ic仍然为高电平vc，使丽7完全开启，因而，丽7的漏极电平信号oc变为低电平vss,这样就完成了 he从vc和vb电平移位至vp和vss电平的过程。
[0037]当与第二电源模块12并联的子模块22输出的电平信号hb为高电平vb时，此时MP2为关断状态，MP2的漏极电平信号ib为高阻状态，由于第一偏置电流biasl镜像电流的原因，MN4的漏极电平信号ib会被镜像电流下拉至vss电平，从而使丽5关断，而由于第二偏置电流bias2的原因，MP5的漏极电平信号，也就是,与之相连的丽5的漏极电平信号将被第二偏置电流bias2上拉至vp电平，即言，电平移位模块40的第二输出端输出的电平信号ob等于vp。当与第二电源模块12并联的子模块22输出的电平信号hb为低电平va时，此时MP2为完全开启状态，MP2的漏极电平信号ib为高电平vb，进入电平移位电路后，即使MN4的漏极存在第一偏置电流biasl的镜像下拉电流，但ib仍然为高电平vb，使丽5完全开启，因而，丽5的漏极输出ob变为低电平vss,这样就完成了 hb从vb和va电平移位至vp和vss电平的过程。
[0038]同理，当与第三电源模块13并联的子模块23输出的电平信号ha为高电平va时，此时MP3为关断状态，MP3的漏极电平信号ia为高阻状态，由于第一偏置电流biasl镜像电流的原因，丽2的漏极电平信号ia会被镜像电流下拉至vss电平，从而使丽3关断，而由于第二偏置电流bias2的原因，MP4的漏极电平信号，也就是，与之相连的丽3的漏极电平信号将被第二偏置电流bias2上拉至vp电平，即言，电平移位模块40的第三输出端输出的电平信号oa等于vp。当与第三电源模块13并联的子模块23输出的电平信号ha为低电平vss时，此时MP3为完全开启状态，MP3的漏极电平信号ia为高电平va，进入电平移位电路后，即使丽2的漏极存在第一偏置电流biasl的镜像下拉电流，但ia仍然为高电平va，使丽3完全开启，因而，丽3的漏极电平信号oa变为低电平vss,这样就完成了 he从va和vss电平移位至vp和vss电平的过程。
[0039]图6为根据本发明一个实施例的多个电源模块为三个时的电平移位的时序图。其中，(I)为oc电平的时序图，(2)为he电平的时序图，(3)为ob电平的时序图，(4)为hb电平的时序图，(5)为oa电平的时序图，(6)为ha电平的时序图，从图中可以看出oc电平与he电平、ob电平与hb电平以及oa电平与ha电平基本同步，并且，最终输出的电平信号oc、ob以及oa的高电平均为vp，低电平均为vss。
[0040]因此，本发明实施例的电平移位模块40可以完成ha从va和vss电平移位至vp和VSS电平、hb从vb和va电平移位至vp和vss电平以及he从vc和vb电平移位至vp和vss电平，突破了现有技术中电平移位电路的使用局限性，满足三个相对独立的高压电源串联应用的集成电路的应用要求。但本发明不局限于三个电源模块串联，还适用于所有两个及两个以上电源模块串联应用的集成电路，可以完成对各电源模块的高低电平从任意电平进行移位以调整成适合统一处理的电平。
[0041]在本发明的另一个实施例中，如图7所示，当电源装置10中的多个电源模块为两个时，子模块和PMOS管分别为两个，相互串联的两个电源模块之间具有第三节点J3，第七PMOS管MP7的源极与第一电源模块11的正极端相连，第八PMOS管MP8的源极与第三节点J3相连。
[0042]具体地，电源装置10包括第一电源模块11和第二电源模块12，其中，第一电源模块11的高低电平分别为Vf和ve，第二电源模块12的高低电平分别为ve和vss ;独立子模块装置20包括子模块21、子模块22、第七PMOS管MP7以及第八PMOS管MP8，其中，子模块21与第一电源模块11并联，子模块22与第二电源模块12并联，并且，子模块21输出的电平信号为hf，子模块22输出的电平信号为he，同时，子模块21与MP7的栅极相连，子模块22与MP8的栅极相连，MP7和MP8的源极电平信号分别为vf和ve，并且，MP7和MP8的漏极电平信号if和ie作为独立子模块装置20输出的电平信号。
[0043]在本发明的另一个实施例中，如图8所示，电平移位模块40具体包括:第八NMOS管 MN8、第九 NMOS 管 MN9、第十 NMOS 管 MN10、第^^一 NMOS 管 MNl1、第十二 NMOS 管 MN12、第九PMOS管MP9以及第十PMOS管MPlO。
[0044]其中，第八NMOS管MN8的漏极和栅极分别与第一偏置电流输出端301相连，第八NMOS管MN8的源极与参考地相连；第九NMOS管MN9的栅极与第八NMOS管MN8的栅极相连，第九NMOS管MN9的漏极与第七PMOS管MP7的漏极相连，第九NMOS管MN9的源极接地；第十NMOS管MNlO的栅极与第九NMOS管MN9的漏极相连，第十NMOS管MNlO的源极接地，第十NMOS管丽10的漏极作为电平移位模块40的第一输出端；第九PMOS管MP9的栅极与第二偏置电流输出端302相连，第九PMOS管MP9的漏极与第十NMOS管丽10的漏极相连，第九PMOS管MP9的源极与参考电平提供模块50相连^一 NMOS管丽11的栅极与第八NMOS管MN8的栅极相连，第H^一 NMOS管MNlI的漏极与第八PMOS管MP8的漏极相连，第H^一NMOS管MNll的源极接地；第十二 NMOS管MN12的栅极与第i^一 NMOS管MNll的漏极相连，第十二 NMOS管丽12的源极接地，第十二 NMOS管丽12的漏极作为电平移位模块40的第二输出端；第十PMOS管MPlO的栅极与第二偏置电流输出端302相连，第十PMOS管MPlO的漏极与第十二 NMOS管丽12的漏极相连，第十PMOS管MPlO的源极与参考电平提供模块50相连。
[0045]具体地，在本发明的另一个实施例中，电平移位过程如下:
[0046]当与第一电源模块11并联的子模块21输出的电平信号hf为高电平Vf时，此时MP7为关断状态，MP7的漏极电平信号if为高阻状态，由于第一偏置电流biasl镜像电流的原因，MN9的漏极电平信号if会被镜像电流下拉至vss电平，从而使丽10关断，而由于第二偏置电流bias2的原因，MP9的漏极电平信号，也就是，与之相连的丽10的漏极电平信号将被第二偏置电流bias2上拉至vp电平，即言，电平移位模块40的第一输出端输出的电平信号of等于vp。当与第一电源模块11并联的子模块21输出的电平信号hf为低电平ve时，此时MP7为完全开启状态，MP7的漏极电平信号if为高电平vf，进入电平移位电路后，即使MN9的漏极存在第一偏置电流biasl的镜像下拉电流，但if仍然为高电平vf，使丽10完全开启，因而，丽10的漏极电平信号of变为低电平vss，这样就完成了 hf从vf和ve电平移位至VP和VSS电平的过程。
[0047]当与第二电源模块12并联的子模块22输出的电平信号he为高电平ve时，此时MP8为关断状态，MP8的漏极电平信号ie为高阻状态，由于第一偏置电流biasl镜像电流的原因，丽11的漏极电平信号ie会被镜像电流下拉至vss电平，从而使丽12关断，而由于第二偏置电流bias2的原因，MPlO的漏极电平信号，也就是，与之相连的MN12的漏极电平信号将被第二偏置电流bias2上拉至vp电平，即言，电平移位模块40的第二输出端输出的电平信号oe等于vp。当与第二电源模块12并联的子模块22输出的电平信号he为低电平vss时，此时MP8为完全开启状态，MP8的漏极电平信号ie为高电平ve，进入电平移位电路后，即使丽11的漏极存在第一偏置电流biasl的镜像下拉电流，但ie仍然为高电平ve，使丽12完全开启，因而,丽12的漏极输出oe变为低电平vss,这样就完成了 he从ve和vss电平移位至vp和vss电平的过程。
[0048]图9为根据本发明另一个实施例的多个电源模块为两个时的电平移位的时序图。其中，(I)为of电平的时序图，(2)为hf电平的时序图，(3)为oe电平的时序图，(4)为he电平的时序图，从图中可以看出of电平与hf电平以及oe电平与he电平基本同步，并且，最终输出的电平信号of和oe的高电平均为vp,低电平均为vss。
[0049]因此，上述的电平移位过程可以完成hf从vf和ve电平移位至vp和vss电平以及he从ve和vss电平移位至vp和vss电平,突破了现有技术中电平移位电路的使用局限性，满足两个相对独立的高压电源串联应用的集成电路的应用要求。
[0050]根据本发明实施例提出的电平移位电路，适用于两个或两个以上相对独立的高压电源串联应用的集成电路中，可以对多个电源的任意高低电平进行移位以调整成适合统一处理的电平，满足集成电路的应用要求，通用性强，应用范围广。
[0051]在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
[0052]尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
【权利要求】
1.一种电平移位电路,其特征在于,包括: 电源装置，所述电源装置包括多个电源模块，所述多个电源模块相互串联； 独立子模块装置，所述独立子模块装置包括多个子模块和多个开关管，所述多个子模块相互串联且每个所述子模块与一个电源模块对应并联，每个所述子模块用于输出与对应并联的电源模块两端电位相等的电平信号，每个所述子模块的输出端分别与对应的开关管相连，所述多个开关管根据每个所述子模块输出的电平信号输出相应电平信号； 偏置电流提供模块，所述偏置电流提供模块具有第一偏置电流输出端和第二偏置电流输出端，通过所述第一偏置电流输出端和第二偏置电流输出端分别输出第一偏置电流和第二偏置电流； 电平移位模块，所述电平移位模块与所述多个开关管和所述偏置电流提供模块分别相连，所述电平移位模块根据所述第一偏置电流和第二偏置电流对所述多个开关管输出的电平信号进行移位以生成电平移位信号； 参考电平提供模块，所述参考电平提供模块与所述电平移位模块相连，所述参考电平提供模块用于向所述电平移位模块提供参考电平。
2.如权利要求1所述的电平移位电路，其特征在于，所述参考电平提供模块为电压转换模块，所述电压转换模块与所述电源装置相连，所述电压转换模块用于对所述电源装置输出的电压进行转换以生成参考电平。
3.如权利要求2所述的电平移位电路，其特征在于，所述电压转换模块和所述偏置电流提供模块集成设置。
4.如权利要求1所述的电平移位电路，其特征在于，每个所述子模块对所述对应并联的电源模块两端电位进行处理以使每个所述子模块输出的高电平与对应并联的电源模块的高电平相同和每个所述子模块输出的低电平与对应并联的电源模块的低电平相同。
5.如权利要求1所述的电平移位电路，其特征在于，所述多个开关管为多个PMOS管。
6.如权利要求5所述的电平移位电路，其特征在于，所述多个电源模块为三个时，所述子模块和所述PMOS管分别为三个，相互串联的三个电源模块之间具有第一节点和第二节点，第一 PMOS管的源极与第一电源模块的正极端相连，第二 PMOS管的源极与所述第一节点相连，第三PMOS管的源极与第二节点相连。
7.如权利要求6所述的电平移位电路，其特征在于，所述电平移位模块具体包括: 第一 NMOS管，所述第一 NMOS管的漏极和栅极分别与所述第一偏置电流输出端相连，所述第一 NMOS管的源极与参考地相连； 第二 NMOS管，所述第二 NMOS管的栅极与所述第一 NMOS管的栅极相连，所述第二 NMOS管的漏极与所述第三PMOS管的漏极相连，所述第二 NMOS管的源极接地； 第三NMOS管，所述第三NMOS管的栅极与所述第二 NMOS管的漏极相连，所述第三NMOS管的源极接地，所述第三NMOS管的漏极作为所述电平移位模块的第一输出端； 第四PMOS管，所述第四PMOS管的栅极与所述第二偏置电流输出端相连，所述第四PMOS管的漏极与所述第三NMOS管的漏极相连，所述第四PMOS管的源极与所述参考电平提供模块相连； 第四NMOS管，所述第四NMOS管的栅极与所述第一 NMOS管的栅极相连，所述第四NMOS管的漏极与所述第二 PMOS管的漏极相连，所述第四NMOS管的源极接地； 第五NMOS管，所述第五NMOS管的栅极与所述第四NMOS管的漏极相连，所述第五NMOS管的源极接地，所述第五NMOS管的漏极作为所述电平移位模块的第二输出端； 第五PMOS管，所述第五PMOS管的栅极与所述第二偏置电流输出端相连，所述第五PMOS管的漏极与所述第五NMOS管的漏极相连，所述第五PMOS管的源极与所述参考电平提供模块相连； 第六NMOS管，所述第六匪OS管的栅极与所述第一 NMOS管的栅极相连，所述第六NMOS管的漏极与所述第一 PMOS管的漏极相连，所述第六NMOS管的源极接地； 第七NMOS管，所述第七NMOS管的栅极与所述第六NMOS管的漏极相连，所述第七NMOS管的源极接地，所述第七NMOS管的漏极作为所述电平移位模块的第三输出端； 第六PMOS管，所述第六PMOS管的栅极与所述第二偏置电流输出端相连，所述第六PMOS管的漏极与所述第七NMOS管的漏极相连，所述第六PMOS管的源极与所述参考电平提供模块相连。
8.如权利要求5所述的电平移位电路，其特征在于，所述多个电源模块为两个时，所述子模块和所述PMOS管分别为两个，相互串联的两个电源模块之间具有第三节点，第七PMOS管的源极与第一电源模块的正极端相连，第八PMOS管的源极与所述第三节点相连。
9.如权利要求8所述的电平移位电路，其特征在于，所述电平移位模块具体包括: 第八NMOS管，所述第八NMOS管的漏极和栅极分别与所述第一偏置电流输出端相连，所述第八NMOS管的源极与参考地相连； 第九NMOS管，所述第九NMOS管的栅极与所述第八NMOS管的栅极相连，所述第九NMOS管的漏极与所述第七PMOS管的漏极相连，所述第九NMOS管的源极接地； 第十NMOS管，所述第十NMOS管的栅极与所述第九NMOS管的漏极相连，所述第十NMOS管的源极接地，所述第十NMOS管的漏极作为所述电平移位模块的第一输出端； 第九PMOS管，所述第九PMOS管的栅极与所述第二偏置电流输出端相连，所述第九PMOS管的漏极与所述第十NMOS管的漏极相连，所述第九PMOS管的源极与所述参考电平提供模块相连； 第十一 NMOS管，所述第十一 NMOS管的栅极与所述第八NMOS管的栅极相连，所述第i^一 NMOS管的漏极与所述第八PMOS管的漏极相连，所述第i^一 NMOS管的源极接地；第十二 NMOS管，所述第十二 NMOS管的栅极与所述第十一 NMOS管的漏极相连，所述第十二 NMOS管的源极接地，所述第十二 NMOS管的漏极作为所述电平移位模块的第二输出端; 第十PMOS管，所述第十PMOS管的栅极与所述第二偏置电流输出端相连，所述第十PMOS管的漏极与所述第十二 NMOS管的漏极相连，所述第十PMOS管的源极与所述参考电平提供模块相连。
10.如权利要求1-9中任一项所述的电平移位电路，其特征在于，还包括: 逻辑处理模块，所述逻辑处理模块与所述电平移位模块和所述参考电平提供模块分别相连，所述逻辑处理模块用于对所述电平移位信号进行逻辑处理。
【文档编号】H03K19/0175GK104467800SQ201310422949
【公开日】2015年3月25日 申请日期:2013年9月16日 优先权日:2013年9月16日
【发明者】王小平, 白青刚 申请人:比亚迪股份有限公司