半导体集成电路的制作方法
【专利摘要】本发明提供一种半导体集成电路，即使在本身的电源断开的状态下，也能够防止其他半导体集成电路间的收发不能正常进行。上述半导体集成电路具有输出MOS晶体管，上述输出MOS晶体管具有与电源端子连接的电源侧电极、和与输出端子连接的输出侧电极，通过使上述输出MOS晶体管导通/截止能够与连接在上述输出端子的其他半导体集成电路进行通信，上述半导体集成电路的特征在于，具有控制上述输出MOS晶体管的背栅的电位的背栅控制电路，以便切断与上述电源端子连接的电源断开时的、上述电源端子和上述输出端子之间的电流路径。
【专利说明】半导体集成电路
【技术领域】
[0001]本发明涉及能够与其他半导体集成电路通信的半导体集成电路。
【背景技术】
[0002]图1是以往的通信系统100的结构图。通信系统100是具有经传输线LA、LB彼此平衡连接的多个半导体集成电路ic1、IC2、IC3的通信电路。半导体集成电路IC1、IC2、IC3具有彼此相同的通信接口电路，并通过传输线LA、LB上传递的差动信号来彼此进行通信。半导体集成电路IC1、IC2、IC3内的各通信接口电路具有:接收电路Al、发送控制电路A2、以及输出MOS晶体管Ml、M2、M3、M4。
[0003]接收电路Al从端子OUT输出接收信号，上述接收信号与经电容器C11、C12从传输线LA、LB接收到的差动信号相对应。发送控制电路A2根据从输入端子IN输入的指令信号来使N沟道型的输出MOS晶体管M1、M2、M3、M4导通/截止，以便在传输线LA、LB上生成差动信号。通信输出端子0UT_A经电容器C13与传输线LA连接，上述通信输出端子0UT_A上共享连接有高电平侧(high side)的输出MOS晶体管Ml的源极和低电平侧(low side)的输出MOS晶体管M2的漏极。同样地，通信输出端子0UT_B经电容器C14与传输线LB连接，上述通信输出端子0UT_B上共享连接有高电平侧的输出MOS晶体管M3的源极和低电平侧的输出MOS晶体管M4的漏极。
[0004]另外，作为涉及能够与其他半导体集成电路通信的半导体集成电路的现有技术文献，例如存在有专利文献I。
[0005]现有技术文献
[0006]专利文献1:日本特开2002-319855号公报
[0007]如图1所示，在输出MOS晶体管Ml的背栅和漏极之间作为寄生元件存在有二极管Dl0因此，在输出MOS晶体管Ml的背栅和源极连接时，当其他半导体集成电路IC2、IC3的电源是接通状态、只有半导体集成电路ICl的电源I是断开状态(电源I的电源电压Vdd是0V)时，产生经由二极管Dl的电流路径P。在电流路径P中以这样的路线来使电流流动:通信输出端子0UT_A — 二极管Dl —电源端子VDD —电源I —电源端子VSS — 二极管D4 —通信输出端子0UT_B。在这一方面，输出MOS晶体管M3的二极管D3也相同。
[0008]其结果为，例如如图2所示，当传输线LA、LB上的差动信号的波形崩溃，传输线LA、LB间信号的电位差变得过小时，其他半导体集成电路IC2或IC3可能无法正常收发差动信号。
【发明内容】
[0009]本发明以提供半导体集成电路为目的，即使本身的电源是断开状态，也能够防止其他半导体集成电路间的收发不能正常进行。
[0010]为了完成上述目的，本发明提供一种半导体集成电路，其具有输出MOS晶体管，上述输出MOS晶体管具有:与电源端子连接的电源侧电极、和与输出端子连接的输出侧电极，该半导体集成电路通过使上述输出MOS晶体管导通/截止能够与连接在上述输出端子上的其他半导体集成电路进行通信，
[0011]上述半导体集成电路的特征在于，其具有背栅控制电路，上述背栅控制电路控制上述输出MOS晶体管的背栅的电位，以便切断与上述电源端子连接的电源断开时的、上述电源端子和上述输出端子之间的电流路径。
[0012]发明效果
[0013]根据本发明，即使在本身的电源为断开的状态下，也能够防止其他半导体集成电路间的收发不能正常进行。
【专利附图】
【附图说明】
[0014]图1是以往的通信系统的结构图。
[0015]图2是电源接通时与断开时的以往差动信号的波形图。
[0016]图3是一实施方式的半导体集成电路的结构图。
[0017]图4是电源从接通转移到断开时的波形图。
[0018]图5是一实施方式的半导体集成电路的结构图。
[0019]图6是一实施方式的半导体集成电路的结构图。
[0020]标号说明
[0021]1、11 电源
[0022]21、22、23、24、25、26 背栅控制电路
[0023]100 通信系统
[0024]Al 接收电路
[0025]A2、A12 发送控制电路
[0026]C* 电容器
[0027]D* 二极管
[0028]IO 半导体集成电路
[0029]M* MOS 晶体管
[0030]VDD 电源端子(高电位侧端子)
[0031]VSS 电源端子(低电位侧端子)
[0032]0UT_A、0UT_B 通信输出端子
[0033]*表示数字
【具体实施方式】
[0034]在各附图所示的MOS晶体管中,G表示栅极,D表示漏极,S表示源极,BG表示背栅。
[0035]<第I实施方式>
[0036]图3是第I实施方式的半导体集成电路ICll的结构图。半导体集成电路ICll与图1的通信系统100的半导体集成电路ICl相同，内置于在与具有相同通信接口电路的其他半导体集成电路之间经传输线LA、LB收发差动信号的电子设备中。
[0037]半导体集成电路ICll具有两个电源端子VDD、VSS，并通过外部连接在电源端子VDD和电源端子VSS之间的电源11的电源电压Vdd来进行工作。连接电源11的正极的电源端子VDD是两个电源端子中的一高电位侧端子，连接电源11的负极的电源端子VSS是两个电源端子中的另一低电位侧端子。当电源11的负极以及电源端子VSS与预定的固定电位部连接时(例如，与接地电位部GND接地时)，在差动信号的电位稳定化这一方面是优选的。
[0038]半导体集成电路ICll具有发送控制电路A12以及输出MOS晶体管M11、M12、M13、M14。发送控制电路A12根据从输入端子IN输入的指令信号，使N沟道型的输出MOS晶体管M11、M12、M13、M14导通/截止，以便在传输线LA、LB (参照图1)上生成差动信号。
[0039]输出MOS晶体管Mll具有:与电源端子VDD连接的电源侧电极即漏极、与通信输出端子0UT_A连接的输出侧电极即源极、以及与发送控制电路A12连接的控制电极即栅极。输出MOS晶体管M12具有与电源端子VSS连接的电源侧电极即源极、与通信输出端子0UT_A连接的输出侧电极即漏极、以及与发送控制电路A12连接的控制电极即栅极。输出MOS晶体管M13具有与电源端子VDD连接的电源侧电极即漏极、与通信输出端子0UT_B连接的输出侧电极即源极、以及与发送控制电路A12连接的控制电极即栅极。输出MOS晶体管M14具有与电源端子VSS连接的电源侧电极即源极、与通信输出端子0UT_B连接的输出侧电极即漏极、以及与发送控制电路A12连接的控制电极即栅极。
[0040]低电平侧的输出MOS晶体管M12、M14的二极管D12、D14是在背栅和漏极之间的寄生元件。另外，低电平侧的输出MOS晶体管M12、M14的背栅与源极直接连接。
[0041]另一方面，高电平侧的N沟道型的输出MOS晶体管Mil、M13的背栅与背栅控制电路连接，上述背栅控制电路形成在与输出MOS晶体管Mil、M13共用的P型硅基板上。在图3中，作为这样的背栅控制电路例示有背栅控制电路21、22。
[0042]背栅控制电路21对输出MOS晶体管Mll的背栅的电位进行控制，以便切断与电源端子VDD连接的电源11断开时的、电源端子VDD和通信输出端子0UT_A之间的电流路径。同样地，背栅控制电路22对输出MOS晶体管M13的背栅的电位进行控制，以便切断与电源端子VDD连接的电源11断开时的、电源端子VDD和通信输出端子0UT_B之间的电流路径。所谓电源11断开时是表示电源端子VDD与电源端子VSS的电位差实质上是0V。
[0043]因此，即使只有半导体集成电路ICll的电源11为断开状态，也能够通过背栅控制电路21、22来切断电源端子VDD与通信输出端子0UT_A、0UT_B之间的电流路径。因此，能够防止经由寄生元件的电流迂回，上述寄生元件形成于输出MOS晶体管Mil、M13的背栅和漏极之间。其结果为，由于抑制了差动信号波形的崩溃，所以能够防止其他半导体集成电路间的收发不能正常进行。
[0044]背栅控制电路21例如具有两个控制电路，在图3中，作为第I控制电路例示有控制电路21a，作为第2控制电路例示有控制电路21b。同样地，背栅控制电路22例如具有两个控制电路，在图3中，作为第I控制电路例示有控制电路22a，作为第2控制电路例示有控制电路22b。
[0045]当通过控制电路21a来使输出MOS晶体管Mll的背栅和电源端子VDD经由电源端子VSS以及电源11短路时，控制电路21b切断输出MOS晶体管Mll的背栅和通信输出端子0UT_A之间的第I电流路径(BG-0UT_A)。当通过控制电路21b来使输出MOS晶体管Mll的背栅和通信输出端子0UT_A短路时，控制电路21a切断输出MOS晶体管Mll的背栅和电源端子VDD之间的第2电流路径(BG-VDD)。此时的第2电流路径(BG-VDD)是经由电源端子VSS以及电源11的路径。[0046]不论电源11是接通状态还是断开状态，在第I电流路径(BG-0UT_A)与第2电流路径(BG-VDD)中，当一方电流路径短路时，背栅控制电路21切断另一方电流路径。因此，输出MOS晶体管Mll的背栅即使经由电源端子VSS以及电源11而与电源端子VDD短路，或与通信输出端子0UT_A短路，也能够防止电流在电源端子VDD和通信输出端子0UT_A之间经输出MOS晶体管Mll的背栅迂回。
[0047]对于背栅控制电路22的控制电流22a、22b与输出MOS晶体管M13的关系，也是同样的，所以省略其说明。另外，在“短路”中也可以包括带有电阻量地短路(即，半短路)。
[0048]控制电路21a具有:切断第2电流路径(BG-VDD)的第I寄生元件、和形成第I寄生元件的第I控制MOS晶体管。在图3中，作为第I寄生元件例示有二极管D15，作为第I控制MOS晶体管例示有N沟道型的控制MOS晶体管Ml5。
[0049]控制MOS晶体管M15具有:漏极，其与电源端子VSS连接；源极以及背栅，其与输出MOS晶体管Mll的背栅连接；以及栅极，其与通信输出端子0UT_A连接。
[0050]二极管D15是形成于P型的硅基板和N井之间的寄生元件，上述P型的硅基板连接有输出MOS晶体管Mll和控制MOS晶体管Ml5双方的背栅，上述N井连接有控制MOS晶体管M15的漏极。通过二极管D15能够切断从电源端子VDD经由电源11以及电源端子VSS流向输出MOS晶体管Mll的背栅的电流，上述二极管D15以从控制MOS晶体管M15的背栅向控制MOS晶体管M15的漏极的方向为顺方向。
[0051]控制电路21b具有:切断第I电流路径(BG-0UT_A)的第2寄生元件、和形成第2寄生元件的第2控制MOS晶体管。在图3中，作为第2寄生元件例示有二极管D16，作为第2控制MOS晶体管例示有N沟道型的控制MOS晶体管M16。
[0052]控制MOS晶体管M16具有:漏极，其与通信输出端子0UT_A连接；源极以及背栅，其与输出MOS晶体管Mll的背栅连接；以及栅极，其与电源端子VSS连接。
[0053]二极管D16是形成于P型的硅基板和N井之间的寄生元件，上述P型的硅基板连接有输出MOS晶体管Mll和控制MOS晶体管M16双方的背栅，上述N井连接有控制MOS晶体管M16的漏极。通过二极管D16能够切断从通信输出端子0UT_A流向输出MOS晶体管Mll的背栅的电流，上述二极管D16以从控制MOS晶体管M16的背栅向控制MOS晶体管M16的漏极的方向为顺方向。
[0054]对于控制MOS晶体管M17、M18与输出MOS晶体管M13的关系，也是同样的，所以省略其说明。
[0055]图4是电源11从接通转移到断开时的各部的波形图。期间A表示电源11为接通状态时，期间B表示电源11为断开状态且在通信输出端子0UT_A、0UT_B没有信号的输出输入时，期间C表示电源11为断开状态且在通信输出端子0UT_A、0UT_B存在有信号的输出输入时。
[0056]当电源11为接通状态时(参照图4的期间A)，输出MOS晶体管Mll的背栅通过控制MOS晶体管M15的导通，而与电源端子VSS短路。此时，由于控制MOS晶体管M16是截止的，所以通过二极管D16来切断从通信输出端子0UT_A经由输出MOS晶体管Mll的背栅以及漏极朝向电源端子VDD的电流的路径。
[0057]在接通电源11的状态时，输出MOS晶体管Mll的背栅经电源端子VSS与接地电位部GND等预定的固定电位部短路。因此，能够抑制输出MOS晶体管Mil、M12的开关产生的噪音对输出MOS晶体管Mll的背栅造成的影响。
[0058]在电源11是断开状态且通信输出端子0UT_A的电位是电源端子VSS的电位以上时(参照图4的期间C)，输出MOS晶体管Mll的背栅通过控制MOS晶体管M15的导通而与电源端子VSS短路。此时，由于控制MOS晶体管M16是截止的，所以通过二极管D16来切断从通信输出端子0爪_么经由输出MOS晶体管Mll的背栅以及漏极朝向电源端子VDD的电流的路径。
[0059]在电源11是断开状态且通信输出端子0UT_A的电位不足电源端子VSS的电位时(参照图4的期间C)，输出MOS晶体管Mll的背栅通过控制MOS晶体管M16的导通而与通信输出端子0UT_A短路。此时，由于控制MOS晶体管M15是截止的，所以通过二极管D15来切断从电源端子VDD经由电源11以及电源端子VSS并进一步经由输出MOS晶体管Mll的背栅以及源极朝向通信输出端子0UT_A的电流的路径。
[0060]由于输出MOS晶体管M13以及背栅控制电路22的情况也是相同的，因此省略其说明。
[0061]〈第2实施方式〉
[0062]图5是第2实施方式的半导体集成电路IC21的结构图。省略或简化与上述实施方式相同结构的说明。在图3的情况下，背栅控制电路的控制电压是电源端子VSS处的接地电压，但是如图5所示，背栅控制电路的控制电压也可以是电源端子VDD处的电源电压Vdd。
[0063]背栅控制电路23例如具有两个控制电路，在图5中，作为第I控制电路例示有控制电路23a，作为第2控制电路例示有控制电路23b。同样地，背栅控制电路24例如具有两个控制电路，在图5中，作为第I控制电路例示有控制电路24a，作为第2控制电路例示有控制电路24b。
[0064]当通过控制电路23a来使输出MOS晶体管Mll的背栅和电源端子VDD短路时，控制电路23b切断输出MOS晶体管Mll的背栅和通信输出端子0UT_A之间的第I电流路径(BG-0UT_A)。当通过控制电路23b来使输出MOS晶体管Mll的背栅和通信输出端子0UT_A短路时，控制电路23a切断输出MOS晶体管Mll的背栅和电源端子VDD之间的第2电流路径(BG-VDD)。
[0065]不论电源11是接通状态还是断开状态，在第I电流路径(BG-0UT_A)与第2电流路径(BG-VDD)中，当一方电流路径短路时，背栅控制电路23切断另一方电流路径。因此，输出MOS晶体管Mll的背栅即使与电源端子VDD短路，或与通信输出端子0UT_A短路，也能够防止电流在电源端子VDD和通信输出端子0UT_A之间经输出MOS晶体管Mll的背栅迂回。
[0066]对于背栅控制电路24的控制电路24a、24b与输出MOS晶体管M13的关系，也是同样的，所以省略其说明。另外，在“短路”中也可以包括带有电阻量地短路(即，半短路)。
[0067]控制电路23a具有:切断第2电流路径(BG-VDD)的第I寄生元件、和形成第I寄生元件的第I控制MOS晶体管。在图5中，作为第I寄生元件例示有二极管D15,作为第I控制MOS晶体管例示有N沟道型的控制MOS晶体管Ml5。
[0068]控制MOS晶体管M15具有:漏极，其与电源端子VDD连接、源极以及背栅，其与输出MOS晶体管Mll的背栅连接、以及栅极，其与通信输出端子0UT_A连接。
[0069]二极管D15是形成于P型的硅基板和N井之间的寄生元件，上述P型的硅基板连接有输出MOS晶体管Mll和控制MOS晶体管Ml5双方的背栅，上述N井连接有控制MOS晶体管M15的漏极。通过二极管D15能够切断从电源端子VDD流向输出MOS晶体管Mll的背栅的电流，上述二极管D15以从控制MOS晶体管M15的背栅向控制MOS晶体管M15的漏极的方向为顺方向。
[0070]控制电路23b具有:切断第I电流路径(BG-0UT_A)的第2寄生元件、和形成第2寄生元件的第2控制MOS晶体管。在图5中，作为第2寄生元件例示有二极管D16，作为第2控制MOS晶体管例示有N沟道型的控制MOS晶体管M16。
[0071]控制MOS晶体管M16具有:漏极，其与通信输出端子0UT_A连接；源极以及背栅，其与输出MOS晶体管Mll的背栅连接；以及栅极，其与电源端子VDD连接。
[0072]二极管D16是形成于P型的硅基板和N井之间的寄生元件，上述P型的硅基板连接有输出MOS晶体管Mll和控制MOS晶体管M16双方的背栅，上述N井连接有控制MOS晶体管M16的漏极。通过二极管D16能够切断从通信输出端子0UT_A流向输出MOS晶体管Mll的背栅的电流，上述二极管D16以从控制MOS晶体管M16的背栅向控制MOS晶体管M16的漏极的方向为顺方向。
[0073]对于控制MOS晶体管M17、M18与输出MOS晶体管M13的关系，也是同样的，所以省略其说明。
[0074]当电源11为接通状态时，输出MOS晶体管Mll的背栅通过控制MOS晶体管M16的导通，而与通信输出端子0UT_A短路。此时，由于控制MOS晶体管M15是截止的，所以通过二极管D15来切断从电源端子VDD经由输出MOS晶体管Mll的背栅以及源极朝向通信输出端子0爪_4的电流的路径。
[0075]当电源11为断开状态时，输出MOS晶体管Mll的背栅通过控制MOS晶体管M15的导通而与电源端子VDD短路。此时，由于控制MOS晶体管M16是截止的，所以通过二极管D16来切断从通信输出端子0爪_么经由输出MOS晶体管Mll的背栅以及漏极朝向电源端子VDD的电流的路径。
[0076]由于输出MOS晶体管M13以及背栅控制电路24的情况也是同样的，因此省略其说明。
[0077]〈第3实施方式>
[0078]图6是第3实施方式的半导体集成电路IC31的结构图。省略或简化与上述实施方式相同的结构的说明。在图3的情况下，高电平侧的输出MOS晶体管的导电型是N沟道型，但是如图6所示，也可以是P沟道型。
[0079]输出MOS晶体管M21具有与电源端子VDD连接的电源侧电极即源极、与通信输出端子0UT_A连接的输出侧电极即漏极、以及与发送控制电路A12连接的控制电极即栅极。输出MOS晶体管M23具有与电源端子VDD连接的电源侧电极即源极、与通信输出端子0UT_B连接的输出侧电极即漏极、以及与发送控制电路A12连接的控制电极即栅极。
[0080]高电平侧的P沟道型输出MOS晶体管M21、M23的背栅与背栅控制电路连接，上述背栅控制电路形成于与输出MOS晶体管M21、M23共用的N型硅基板上。在图6中，作为这样的背栅控制电路例示有背栅控制电路25、26。
[0081]背栅控制电路25例如具有两个控制电路，在图6中，作为第I控制电路例示有控制电路25a，作为第2控制电路例示有控制电路25b。同样地，背栅控制电路26例如具有两个控制电路，在图6中，作为第I控制电路例示有控制电路26a，作为第2控制电路例示有控制电路26b。
[0082]控制电路25a具有:切断第2电流路径(BG-VDD)的第I寄生元件、和形成第I寄生元件的第I控制MOS晶体管。在图6中，作为第I寄生元件例示有二极管D25,作为第I控制MOS晶体管例示有P沟道型的控制MOS晶体管M25。
[0083]控制MOS晶体管M25具有:漏极，其与电源端子VDD连接；源极以及背栅，其与输出MOS晶体管M21的背栅连接；以及栅极，其与通信输出端子0UT_A连接。
[0084]二极管D25是形成于N型的硅基板和P井之间的寄生元件，上述N型的硅基板连接有输出MOS晶体管M21和控制MOS晶体管M25双方的背栅，上述P井连接有控制MOS晶体管M25的漏极。通过二极管D25能够切断从输出MOS晶体管M21的背栅流向电源端子VDD的电流，上述二极管D25以从控制MOS晶体管M25的漏极向控制MOS晶体管M25的背栅的方向为顺方向。
[0085]控制电路25b具有:切断第I电流路径(BG-0UT_A)的第2寄生元件、和形成第2寄生元件的第2控制MOS晶体管。在图6中，作为第2寄生元件例示有二极管D26，作为第2控制MOS晶体管例示有P沟道型的控制MOS晶体管M26。
[0086]控制MOS晶体管M26具有:漏极，其与通信输出端子0UT_A连接；源极以及背栅，其与输出MOS晶体管M21的背栅连接；以及栅极，其与电源端子VDD连接。
[0087]二极管D26是形成于N型的硅基板和P井之间的寄生元件，上述N型的硅基板连接有输出MOS晶体管M21和控制MOS晶体管M26双方的背栅，上述P井连接有控制MOS晶体管M26的漏极。通过二极管D26能够切断从输出MOS晶体管M21的背栅流向通信输出端子0UT_A的电流，上述二极管D26以从控制MOS晶体管M26的漏极向控制MOS晶体管M26的背栅的方向为顺方向。
[0088]对于控制MOS晶体管M27、M28与输出MOS晶体管M23的关系，也是同样的，所以省略其说明。
[0089]当电源11为接通状态时，输出MOS晶体管M21的背栅通过控制MOS晶体管M25的导通而与电源端子VDD短路。此时，由于控制MOS晶体管M26是截止的，所以通过二极管D26来切断从电源端子VDD经由输出MOS晶体管M21的背栅朝向通信输出端子0UT_A的电流的路径。
[0090]当电源11为断开状态时，输出MOS晶体管M21的背栅通过控制MOS晶体管M26的导通而与通信输出端子0UT_A短路。此时，由于控制MOS晶体管M25是截止的，所以通过二极管D25来切断从通信输出端子0UT_A经由输出MOS晶体管M21的背栅朝向电源端子VDD的电流的路径。
[0091]由于输出MOS晶体管M23以及背栅控制电路26的情况也也是同样的，因此省略其说明。
[0092]以上，通过实施方式例对半导体集成电路进行了说明，但是本发明不限于上述实施方式例。在本发明的范围内可以进行与其他实施方式例的一部分或全部的组合、置换等各种变形以及改良。
[0093]例如，半导体集成电路收发的信号不限于差动信号，也可以是单端信号等其他通信方式的信号。另外，构成半导体集成电路的MOS晶体管的CMOS的构造也可以是单井、双井、三重井。
【权利要求】
1.一种半导体集成电路，其具有输出MOS晶体管，上述输出MOS晶体管具有与电源端子连接的电源侧电极、和与输出端子连接的输出侧电极，该半导体集成电路通过使上述输出MOS晶体管导通/截止能够与连接在上述输出端子上的其他半导体集成电路进行通信，上述半导体集成电路的特征在于， 上述半导体集成电路具有:背栅控制电路，其控制上述输出MOS晶体管的背栅的电位，以便切断与上述电源端子连接的电源断开时的、上述电源端子和上述输出端子之间的电流路径。
2.根据权利要求1所述的半导体集成电路，其特征在于， 上述背栅控制电路具有第I控制电路和第2控制电路， 当通过上述第I控制电路使上述背栅和上述电源端子短路时，上述第2控制电路切断上述背栅和上述输出端子之间的第I电流路径， 当通过上述第2控制电路使上述背栅和上述输出端子短路时，上述第I控制电路切断上述背栅和上述电源端子之间的第2电流路径。
3.根据权利要求2所述的半导体集成电路，其特征在于， 上述第I控制电路具有:形成切断上述第2电流路径的第I寄生元件的第I控制MOS晶体管， 上述第2控制电路具有:形成切断上述第I电流路径的第2寄生元件的第2控制MOS晶体管。
4.根据权利要求2或3所述的半导体集成电路，其特征在于， 上述电源侧电极与上述电源端子的一高电位侧端子连接， 上述第I控制电路使上述背栅和上述电源端子的另一低电位侧端子短路。
5.根据权利要求2或3所述的半导体集成电路，其特征在于， 上述电源侧电极与上述电源端子的一高电位侧端子连接， 上述第I控制电路使上述背栅和上述高电位侧端子短路。
【文档编号】H03K19/003GK103838292SQ201310611367
【公开日】2014年6月4日 申请日期:2013年11月26日 优先权日:2012年11月27日
【发明者】大原智光, 吉国雅人 申请人:三美电机株式会社