测距仪用频率合成器的制造方法
【专利摘要】本实用新型涉及一种测距仪用频率合成器。本设计包括锁相环电路、射频部分电路和多节分频器，锁相环电路包括晶体振荡器、锁相环PLL、低通滤波器、压控振荡器和双模分频器，射频部分电路包括第一放大器和第二放大器，其中晶体振荡器与锁相环PLL连接；锁相环PLL与低通滤波器连接；低通滤波器与压控振荡器连接；压控振荡器分别与双模分频器及第一放大器连接；第一放大器与第二放大器连接；双模分频器与锁相环PLL连接；锁相环PLL与所述的多节分频器连接。本设计达到了测距仪的设计需求，并具有输出频率稳定度高，杂波抑制好、输出幅度范围宽、相位噪声低性能可靠，集成度高及使用方便等特点。目前已成功应用于产品。
【专利说明】测距仪用频率合成器
【技术领域】
[0001]本实用新型涉及频率合成器，尤其涉及一种测距仪用频率合成器。
【背景技术】
[0002]测距仪是一种中距离民用导航系统，工作频段在1000MHz左右。频率合成器用于输出与发射频率相同且功率为IW的非调制连续波信号。
[0003]频率合成技术是现代通信的重要组成部分，它是将一个高稳定度和高准确度的基准频率经过四则运算，产生同样稳定度和准确度的任意频率。为了配合测距仪的研制，势必要进行频率合成器的设计。
【发明内容】
[0004]为满足测距仪的要求，本实用新型提供一种新的频率合成器设计方案，测距仪用频率合成器产生射频连续波，射频输出+30dBm、+13dBm和+lOdBm，其频率可以在962-1213MHZ之间选择，波道间隔1MHz。测距仪用频率合成器电路均采用了屏蔽方式，连续波经三级低噪声放大后输出功率电平达30dBm，在后两级有耦合输出分别为13dBm、10dBm，总输出平均功率大于1W。同时输出频率分别为fT/1280(fT为所选的输出频率)和62.5kHz的脉冲信号被分别送到整机，以测试发射频率和验证锁相环PLL器件内部的分频器，以及8MHz的振荡器的功能是否正常，如果频率与所选波道的偏差超出允许范围，将会产生报警信号，并且系统将切换到另一个频率合成器。
[0005]本频率合成器有三路不同幅值的射频输出，满足了整机的要求，节省了两个频率合成器单元，降低了成本。同时具有两路监测信号输出，可以验证锁相环PLL器件内部的分频器以及8MHz的振荡器的功能是否正常，为以后的故障查找和维修带来很大方便。
[0006]本实用新型采取的技术方案是:一种测距仪用频率合成器，其特征在于:包括锁相环电路、射频部分电路和多节分频器，锁相环电路包括晶体振荡器、锁相环PLL、低通滤波器、压控振荡器和双模分频器，射频部分电路包括第一放大器和第二放大器，其中晶体振荡器与锁相环PLL连接；锁相环PLL与低通滤波器连接；低通滤波器与压控振荡器连接；压控振荡器分别与双模分频器及第一放大器连接；第一放大器与第二放大器连接；双模分频器与锁相环PLL连接；锁相环PLL与所述的多节分频器连接。
[0007]本实用新型产生的有益效果是:本设计达到了测距仪的设计需求，并具有输出频率稳定度高，杂波抑制好、输出幅度范围宽、相位噪声低性能可靠，集成度高及使用方便等特点。目前已成功应用于产品。
【专利附图】
【附图说明】
[0008]图1是本实用新型连接原理框图；
[0009]图2是本实用新型锁相环PLL电路原理图；
[0010]图3是本实用新型低通滤波器电路原理图；[0011]图4是本实用新型双模分频器电路原理图；
[0012]图5是本实用新型多节分频器电路原理图。
【具体实施方式】
[0013]以下结合附图对本实用新型作进一步说明:
[0014]参照图1，测距仪用频率合成器包括锁相环电路、射频部分电路和多节分频器，锁相环电路包括晶体振荡器、锁相环PLL、低通滤波器、压控振荡器和双模分频器，射频部分电路包括第一放大器和第二放大器，其中晶体振荡器与锁相环PLL连接；锁相环PLL与低通滤波器连接；低通滤波器与压控振荡器连接；压控振荡器分别与双模分频器及第一放大器连接；第一放大器与第二放大器连接；双模分频器与锁相环PLL连接；锁相环PLL与所述的多节分频器连接。
[0015]参照图2，本实用新型的锁相环PLL电路包括芯片MC145152芯片N2和MC12032D芯片N7，MC145152芯片N2的10脚和25脚连接后共同接地，又分别通过电容C99、电容C95、电容C98、电容ClOO连接到接插件XPl的17脚、19脚、21脚、23脚，MC145152芯片N2的17脚和20脚连接后共同接地，18脚接+5V电压，MC145152芯片N2的11脚、12脚、13脚、14脚、15脚、16脚分别与电容C94、电容C93、电容C91、电容C92、电容C97、电容C96的一端连接后接到接插件XPl的7脚、8脚、9脚、10脚、11脚、12脚，电容C94、电容C93、电容C91、电容C92、电容C97、电容C96的另一端共同接地，接插件XPl的4脚连接到LD端，MC145152芯片N2的3脚分别连接电解电容C3的正端和电容C4的一端，又连接电容C5的一端和电感LI的一端，电感LI的另一端接+5V电压，电解电容C3的负端与电容C4、电容C5的另一端连接后共同接地，MC145152芯片N2的I脚连接FINl端，8脚通过电阻R3接到OV端，7脚通过电阻Rl接到OR端，28脚连接LD端，9脚连接MOD-C端，MC145152芯片N2的4脚和5脚连接后共同接+5V电压，6脚接地，27脚通过电容C37连接电阻R21、电阻R22的一端，电阻R21的另一端连接晶振Gl的3脚，晶振Gl的4脚与电容C8的一端、电容C7的一端、电解电容C6的正端及电感L2的一端连接，电感L2的另一端接+5V电源，电容C8的另一端、电容C7的另一端、电解电容C6的负端与电阻R22的另一端连接后共同接地，晶振Gl的2脚连接MC12032D芯片N7的I脚，MC12032D芯片N7的3脚和6脚接+5V电源，4脚接到FIN3端，8脚通过电容C29接地。
[0016]参照图3，本实用新型的低通滤波器电路包括AD822芯片N3和HE403B芯片N4，AD822芯片N3的2脚与电阻R6的一端连接后，通过电阻R2连接电容C9的一端，然后接到OR端，电容C9的另一端接地，AD822芯片N3的3脚与电阻R5的一端、电阻R4的一端连接，电阻R5的另一端通过电容Cll接地，电阻R4的另一端通过电容ClO接地，然后接到OV端，AD822芯片N3的4脚接地，电阻R6的一端通过电容C12与AD822芯片N3的I脚连接后，再通过电阻R7连接电阻R8的一端和电容C16的一端，电阻R8的另一端连接HE403B芯片N4的2脚，电阻R8的另一端又通过电容C39与电容C16的另一端连接后接地，AD822芯片N3的8脚连接电容C15的一端、电容C14的一端、电解电容C13的正端及电感L3的一端，电感L3的另一端接+5V电源，电容C15的另一端、电容C14的另一端及电解电容C13的负端连接后共同接地，HE403B芯片N4的3脚接地，4脚接到FIN2端，I脚连接电解电容C17的正端、电容C18的一端、电容C19的一端及电感L4的一端，电感L4的另一端连接电解电容C123的正端及电感L18的一端，电感L18的另一端接+12V电源，电解电容C123的负端、电解电容C17的负端、电容C18的另一端及电容C19的另一端连接后共同接地。
[0017]参照图4，本实用新型的双模分频器电路包括MC12032D芯片N6和UPB1510芯片NI，MC12032D芯片N6的5脚接地，6脚接到MOD-C端，8脚通过电容C27接地，4脚与电阻RlO的一端、电容C26的一端及电容C25的一端连接，电容C25的另一端接到FINl端，电阻RlO的另一端和电容C26的另一端连接后接地，MC12032D芯片N6的3脚接+5 V电源，2脚连接电容C22的一端、电容C21的一端、电解电容C20的正端及电感L5的一端，电感L5的另一端接+5 V电源，MC12032D芯片N6的I脚通过电容C24与电容C23的一端、电阻R9的一端及电阻Rll的一端连接，电容C23的另一端和电阻R9的另一端连接后接地，电阻Rll的另一端连接UPB1510芯片NI的I脚，2脚接到FIN2端，3脚通过电容C28接地。
[0018]参照图5，本实用新型的多节分频器电路包括74AC244芯片D1、74HC390N芯片D3A和74HC390N芯片D3B，74HC390N芯片D3A的4脚与电阻R12的一端连接后接到FINl端，电阻R12的另一端与74HC390N芯片D3A的16脚连接，再与电阻R13的一端连接后接+5 V电源，电阻R13的另一端与74HC390N芯片D3A的I脚连接后接到FIN3端，74HC390N芯片D3A的16脚和8脚分别连接电容C13的两端，74HC390N芯片D3A的2脚和8脚连接后接地，74HC390N芯片D3A的3脚连接到74AC244芯片Dl的11脚，7脚连接到74HC390N芯片D3B的12脚，74HC390N芯片D3B的15脚和10脚连接，14脚接地，13脚连接到74AC244芯片Dl的2脚，74AC244芯片Dl的I脚、4脚、6脚、8脚、19脚相连接，20脚接+5 V电源，并通过电容Cl接地，9脚和18脚分别接到接插件XP2的12脚和17脚，10脚接地。
[0019]本实用新型的设计原理如下:
[0020]该频率合成器是以IMHz (波道间隔)的步进对962MHz?1213MHz的发射频率进行更改而设计的，不同的频率值可通过键盘进行选择，键盘也可通过数据总路线重置锁相环PLL器件内部的一些分频器。
[0021 ] I)锁相环PLL模块电路
[0022]若锁相环失锁，则所有的输出都将没有。所以，主要介绍一下锁相环模块电路。锁相环模块电路连接关系为:8MHz的晶体振荡器、锁相环PLL、低通滤波器、压控振荡器、双模分频器组成闭环电路。锁相环PLL电路选用的芯片是MC145152(N2)，这种锁相环频率合成器的稳定度和准确度与基准频率相当，不产生额外的误差，它在通信导航领域有着广泛的应用。晶振选用的是8MHz晶体(Gl)，低通滤波器选用运放芯片AD822 (N3);双模分频器选用 MC12032D (N6);压控振荡器 VCO 选用 HE403B (N4)。另外，8MHz 晶体(Gl)经 MC12032D(N7)64分频得到FIN3 (125kHz)，作为多节分频器的输入。如图2、图3和图4所示。
[0023]频率合成器工作时，压控振荡器VCO产生等同于发射频率的射频信号，先进入第一分频器4分频，再通过一个双模分频器按照所要求的频段进行64分频或65分频。然后在PLL锁相环内与固定频率fR (125kHz)进行频率和相位比较，该固定频率fR是在PLL内部获得的(fR信号是8MHz通过64分频后得到的，64分频是根据电路设计要求设置的)。
[0024]SMHz的晶体振荡器信号经R分频器分频后形成fR信号。压控振荡器信号经双模(P/ (P+1))分频器分频，再经A、N计数分频器后形成fV信号，fV=fVC0/ (NP+A)。fR信号和fV信号在鉴相器中鉴相，输出的误差信号(ΦΚ Φν)经低通滤波器形成直流信号，直流信号再去控制压控振荡器的频率。[0025]当整个环路锁定后，fR=fV且同相，fVCO= (NP+A) fV= (NP+A) fR，便可产生和基准频率同样稳定度和准确度的任意频率。这样就得到了频率合成器的输出信号。
[0026]2)多节分频器模块电路
[0027]在锁相环电路中，有一路固定频率FIN3 (125kHz)进入多节分频器部分电路，经集成电路74HC390N (D3A)进行2分频，得到62.5kHz的脉冲信号，经接插件XP2送到整机，用来测试8MHz的振荡器的功能是否正常。
[0028]频率合成器的射频输出信号fT，由第一分频器UPB1510 (NI)进行4分频，再通过一个双模分频器按照所要求的频段进行64分频或65分频，得到FINl，进入多节分频器部分电路，经集成电路74HC390N (D3B)进行5分频，得到fT/1280的脉冲信号，经接插件XP2送到整机，用来验证PLL器件内部的分频器功能是否正常。如果频率与所选波道的偏差超出允许范围，将会产生报警信号并且系统将切换到另一个频率合成器。如图5所示。
[0029]3)射频输出模块电路[0030]压控振荡器的输出是一个+IOdBm的信号，此信号进入放大器I进行放大，得到+13dBm的信号，+13dBm的信号再进入放大器2进行放大得到+30dBm的信号。放大管选用MAR-8SM 及 MAV-11SM。
[0031]锁相环模块芯片MC145152的功能及特点:
[0032]MC145152是摩托罗拉公司生产的锁相环频率合成器专用芯片。该芯片具有如下特征:
[0033](I)它与双模(P/(P+1))分频器同步使用，有一路双模分频控制MC。当MC为低电平时，双模分频器用(P+1)去除；当MC为高电平时，双模分频器用模数P去除。
[0034](2)它有A计数器和N计数器两个计数器。它们与双模(P/(P+1))分频器提供了总分频值(NP+A)。其中，A、N计数器可预置。N的取值范围3-1023，A的取值范围0-63。A计数器计数期间，MC为低电平；N计数器计数(N-A)期间，MC为高电平。
[0035](3)它有一个参考振荡器，可外接晶体振荡器。
[0036](4)它有一个R计数器，用来给参考振荡器分频。R计数器的取值范围:8，64，128，256,512,1024，1160,2048。
[0037](5)它有两路鉴相信号输出，其中，ΦΙ?、Φν用来输出鉴相误差信号，LD用来输出相位锁定信号。LD为高电平时,锁相环锁定，电路有稳定的输出。
[0038]经测试，本频率合成器具有很低的相位噪声，在偏离频载IOkHz时，相位噪声大于90dBc。杂波抑制大于60dBc (± 1.6MHz范围内)。频率稳定度也很高，在-15°C~+55°C的范围内，大于I.5X 10 5O
【权利要求】
1.一种测距仪用频率合成器，其特征在于:包括锁相环电路、射频部分电路和多节分频器，锁相环电路包括晶体振荡器、锁相环PLL、低通滤波器、压控振荡器和双模分频器，射频部分电路包括第一放大器和第二放大器，其中晶体振荡器与锁相环PLL连接；锁相环PLL与低通滤波器连接；低通滤波器与压控振荡器连接；压控振荡器分别与双模分频器及第一放大器连接；第一放大器与第二放大器连接；双模分频器与锁相环PLL连接；锁相环PLL与所述的多节分频器连接。
2.根据权利要求1所述的测距仪用频率合成器，其特征在于:锁相环PLL电路包括芯片MC145152芯片N2和MC12032D芯片N7，MC145152芯片N2的10脚和25脚连接后共同接地，又分别通过电容C99、电容C95、电容C98、电容ClOO连接到接插件XPl的17脚、19脚、21脚、23脚，MC145152芯片N2的17脚和20脚连接后共同接地，18脚接+5V电压，MC145152芯片N2的11脚、12脚、13脚、14脚、15脚、16脚分别与电容C94、电容C93、电容C91、电容C92、电容C97、电容C96的一端连接后接到接插件XPl的7脚、8脚、9脚、10脚、11脚、12脚，电容C94、电容C93、电容C91、电容C92、电容C97、电容C96的另一端共同接地，接插件XPl的4脚连接到LD端，MC145152芯片N2的3脚分别连接电解电容C3的正端和电容C4的一端，又连接电容C5的一端和电感LI的一端，电感LI的另一端接+5V电压，电解电容C3的负端与电容C4、电容C5的另一端连接后共同接地，MC145152芯片N2的I脚连接FINl端，8脚通过电阻R3接到OV端，7脚通过电阻Rl接到OR端，28脚连接LD端，9脚连接MOD-C端，MC145152芯片N2的4脚和5脚连接后共同接+5V电压，6脚接地，27脚通过电容C37连接电阻R21、电阻R22的一端，电阻R21的另一端连接晶振Gl的3脚，晶振Gl的4脚与电容C8的一端、电容C7的一端、电解电容C6的正端及电感L2的一端连接，电感L2的另一端接+5V电源，电容C8的另一端、电容C7的另一端、电解电容C6的负端与电阻R22的另一端连接后共同接地，晶振Gl的2脚 连接MC12032D芯片N7的I脚，MC12032D芯片N7的3脚和6脚接+5V电源，4脚接到FIN3端，8脚通过电容C29接地。
3.根据权利要求1所述的测距仪用频率合成器，其特征在于:低通滤波器电路包括AD822芯片N3和HE403B芯片N4，AD822芯片N3的2脚与电阻R6的一端连接后，通过电阻R2连接电容C9的一端，然后接到OR端，电容C9的另一端接地，AD822芯片N3的3脚与电阻R5的一端、电阻R4的一端连接，电阻R5的另一端通过电容Cll接地，电阻R4的另一端通过电容ClO接地，然后接到OV端，AD822芯片N3的4脚接地，电阻R6的一端通过电容C12与AD822芯片N3的I脚连接后，再通过电阻R7连接电阻R8的一端和电容C16的一端，电阻R8的另一端连接HE403B芯片N4的2脚，电阻R8的另一端又通过电容C39与电容C16的另一端连接后接地，AD822芯片N3的8脚连接电容C15的一端、电容C14的一端、电解电容C13的正端及电感L3的一端，电感L3的另一端接+5V电源，电容C15的另一端、电容C14的另一端及电解电容C13的负端连接后共同接地，HE403B芯片N4的3脚接地，4脚接到FIN2端，I脚连接电解电容C17的正端、电容C18的一端、电容C19的一端及电感L4的一端，电感L4的另一端连接电解电容C123的正端及电感L18的一端，电感L18的另一端接+12V电源，电解电容C123的负端、电解电容C17的负端、电容C18的另一端及电容C19的另一端连接后共同接地。
4.根据权利要求1所述的测距仪用频率合成器，其特征在于:双模分频器电路包括MC12032D芯片N6和UPB1510芯片NI, MC12032D芯片N6的5脚接地，6脚接到MOD-C端，8脚通过电容C27接地，4脚与电阻RlO的一端、电容C26的一端及电容C25的一端连接，电容C25的另一端接到FINl端，电阻RlO的另一端和电容C26的另一端连接后接地，MC12032D芯片N6的3脚接+5 V电源，2脚连接电容C22的一端、电容C21的一端、电解电容C20的正端及电感L5的一端，电感L5的另一端接+5 V电源，MC12032D芯片N6的I脚通过电容C24与电容C23的一端、电阻R9的一端及电阻Rll的一端连接，电容C23的另一端和电阻R9的另一端连接后接地，电阻Rll的另一端连接UPB1510芯片NI的I脚，2脚接到FIN2端，3脚通过电容C28接地。
5.根据权利要求1所述的测距仪用频率合成器，其特征在于:多节分频器电路包括74AC244 芯片 D1、74HC390N 芯片 D3A 和 74HC390N 芯片 D3B，74HC390N 芯片 D3A 的 4 脚与电阻R12的一端连接后接到FINl端，电阻R12的另一端与74HC390N芯片D3A的16脚连接，再与电阻R13的一端连接后接+5 V电源，电阻R13的另一端与74HC390N芯片D3A的I脚连接后接到FIN3端，74HC390N芯片D3A的16脚和8脚分别连接电容C13的两端，74HC390N芯片D3A的2脚和8脚连接后接地，74HC390N芯片D3A的3脚连接到74AC244芯片Dl的11脚，7脚连接到74HC390N芯片D3B的12脚，74HC390N芯片D3B的15脚和10脚连接，14脚接地，13脚连接到74AC244芯片Dl的2脚，74AC244芯片Dl的I脚、4脚、6脚、8脚、19脚相连接，20脚接+5 V电源，并通过电容Cl接地，9脚和18脚分别接到接插件XP2的12脚和17脚，10脚接 地。
【文档编号】H03L7/18GK203722607SQ201320828532
【公开日】2014年7月16日 申请日期:2013年12月16日 优先权日:2013年12月16日
【发明者】付伯苓, 翟文广 申请人:天津七六四通信导航技术有限公司