精细时序调整方法
【专利摘要】本发明涉及精细时序调整方法，实施例可以提供非侵入性技术，用于调整多级电路系统中的时序。根据本发明实施例的多级电路系统可以包括耦合到携带信号的信号线的多个电路级。该系统还可以包括多个负载电路，对于每个电路级提供一个。负载电路可以具有耦合到携带信号的信号线的输入端。每个负载电路可包括独立于其他负载电路可编程的电流源，传播经过在接收信号的各个负载电路中的输入晶体管的电流。通过输入晶体管传播的电流可以提供对应信号线的负载，从而允许每个电路级的精细时序调整。
【专利说明】精细时序调整方法
【技术领域】
[0001]本发明涉及在多级电路系统中的时序调整。
【背景技术】
[0002]多级电路系统包括由信号驱动的多段。在电路操作中，给定数目的段可以由信号来驱动。理想情况下，段输出需要相对于时间对准。然而，随着不断增加的操作速度以及多级电路所需的输出频率，时序相关错误是最具挑战性的和要求的问题。这些错误包括:时钟信号中的相位噪声、占空比失真，以及段到段的时序不匹配。
[0003]多级电路(诸如，转换器)的时序不匹配将导致频率和数据失真。固定时序相关错误的现有方案并不过于侵入性和易受噪声影响。一些方案要求对每段的时钟信号的额外电路和控制信号，或包括用于每个时钟线的过于复杂的调节电路。这些方案通过提供其他的耦合路径降级性能。其他方案涉及集成每个时钟线上的变容二极管，但是，他们只允许精细分辨率，用于小的电压调整。此外，由于变容二极管的方案利用时序调整的电压，它们更易受噪声影响。
[0004]因此，本发明人看到本领域中需要在多级电路中提高精细的时序调整，而不需要添加显著电路或控制线。
【专利附图】
【附图说明】
[0005]图1是根据本发明实施例的多级电路系统的框图。
[0006]图2 Ca)是根据本发明实施例的多级电路系统中的单级的框图。
[0007]图2 (b)是根据本发明实施例的多级电路系统中的单级的框图。
[0008]图3是根据本发明实施例的时钟分配电路的框图。
【具体实施方式】
[0009]本发明实施例可以提供非侵入性技术，用于调整多级电路系统中的时序。根据本发明实施例的多级电路系统可以包括耦合到携带信号的信号线的多个电路级。该系统还可以包括多个负载电路，对于每个电路级提供一个。负载电路可以具有耦合到携带信号的信号线的输入端。每个负载电路可包括独立于其他负载电路可编程的电流源，传播经过在接收信号的各个负载电路中的输入晶体管的电流。通过输入晶体管的电流传播可以提供对应
号线的负载，从而允许每级的精细时序调整。
[0010]图1是根据本发明实施例的多级电路系统100的框图。系统100可包括多个电路级110.1-110.N，对于每个电路级一个的多个负载单元120.1-120.N，信号线130.1-130.N，以及控制器140。信号线130.1-130.N可携带同步数据信号Di_DN(它可以是信号Din的位)，理想情况下，数据信号D1-Dn将彼此同时输入到电路级110.1-110.N。每个信号线130.1，...，130.N被输入到相关电路级110.1，...，110.N和相关的负载传感器120.1，...，120.N。
[0011]该信号Dl-DN可以是数据信号、时钟信号或者具有过渡的其它信号，即使导体长度、电电容负载的差异或信号线130.N.-130.1之间的其他差异，这些过渡将彼此同时输入到电路级110.1-110.N。负载单元120.1-120.N可以是向信号线130.1-130.N提出可变电容负载的可调谐装置，如图1中所示为可变电容C1-Cp因此，负载单元120.1-120.N可向信号线130.1-130.N呈现可调谐电容负载，这样抵消可导致数据信号D1-Dn中过渡被同步外接收的影响。
[0012]负载单元120.1-120.N可具有耦合到信号线130.1-130.N的输入端。每个负载单元120.1-120.N可包括可编程电流源121.1-121.N，其产生通过相应负载级120.1，...，
120.N中输入电路(未示出)的偏置电流ID1_IDN。流经各负载传感器120.1-120.N的电流Im-1dn可以限定施加到信号线130.1-130.N的电电容负载C1-Cp负载单元120.1-120.N可以具有各种电路结构。根据本发明的一些实施例，负载单元120.1-120.N可以具有类似于相应电路级110.1-110.N的电路结构。根据本发明的其它实施例，负载单元120.1-120.N可以具有不相似于对应电路级110.1-110.N的电路结构。载单元120.1-120.N的结构可唯一于它们被集成到的多级电路系统。
[0013]控制器140可以是芯片上处理器或状态机，其为可编程电流源121.1-121.N存储驱动强度值。驱动强度数据可以来自存储数据，包括例如从电路仿真或测试数据获取的信号误匹配的估计。此外，控制器140可包括例如任何适当的处理平台、计算平台、计算设备、处理设备、计算系统、处理系统、计算机、处理器或类似的，并且可以使用硬件和/或软件的任何适当组合实现。
[0014]本发明的原理应用于各种电路系统。在图1不出的系统中，响应于信号Din,电路级110.1-110.N被示为驱动输出电流MUT1-1_到公共输出节点10UT_T0T。然而，本发明的原理也可以应用于其中电路级响应于控制信号产生输出电压或其中不同电路级驱动输出信号(不论是电流或电压)以分离输出节点(例如，模-数转换器和数-模转换器)的电路系统中。在这方面，该电路级的结构和操作对于当前讨论并不重要。
[0015]在操作期间，基于位D1-Dn的值，信号Din的位D1-Dn在各操作期间可驱动相应的电路级110.1-110.N。例如，对于多级电路系统100的给定操作X，如果位D1和Dn具有高值(I)以及D2和D3具有低值(0)，电路级110.1和110.N可被驱动以分别输出电流Itoti和1t N。如果位D2和D3具有低值(换句话说，Itm 2和Itot 3可以等于0)，电路级110.2和110.3可以不被驱动。因此，对于操作X，总的输出电流1tt tct可以等于1TT—Mem—N。D1-Dn的值可在随后的电路操作中变化，因此，输出电流1TT—TOT也可对这些操作发生变化。如下面描述的那样，流经各负载传感器120.1-120.N的电流I111-1ffl可以提供相应信号线130.1-130.N上的电电容负载，以减少给定电路操作的输出电流I.rim—N之间的时序不匹配。
[0016]继续该示例所述，在给定操作X期间(其中，位D1和Dn具有高值以及位D2和D3具有低值)，则控制器140可控制可编程电流源121.1和121.η以根据现有的不匹配数据分别产生电流Idi和IDN。流经各自负载单元120.1和120.N的电流Idi和Idn可限定施加到信号线130.1和130.N的电容负载C1和C4 (以虚线示出)。在这种方式下，在信号线D1和D4上提供的电容负载C1和C4可以对于给定的操作X变化，以使得电路110.1和110.N之间的精细时序调整。以类似的方式，在随后的操作中，电流Id1-1d4可提供信号线130.1-130.N上的电容负载(对于操作，取决于哪些位是高的，哪些位是低位)，以允许系统100的电路级110.1-110.N之间的精细时序调整。
[0017]图2 (a)和(b)是电路图，分别示出了根据本发明实施例的示例性电路级和负载阶段。
[0018]图2 Ca)是按照本发明实施例的多级电路系统中的电路级210.1和电路级220.1的方框图。负载电路220.1可平行于电路级210.1。换句话说，负载电路220.1和电路级210.1的输入端可稱合到承载信号SIGin的公用信号线115.1。虽然图2 (a)仅不出了一个电路级210.1和一个负载电路220.1，但根据本发明实施例的多级电路系统可包括以类似于图1中的多级电路系统100的配置的多个电路级(210.1-210.N)和相应的负载电路(220.1-220.N)。
[0019]电路级210.1可包括阻抗211.1和晶体管213.1。晶体管213.1可以是p型金属氧化物半导体(PMOS)晶体管、N型金属氧化物半导体(NMOS)晶体管，或者适于用于电路级210.1中的其他类型的晶体管。阻抗211.1可在一端耦合到电压VDD以及在另一端耦合到晶体管213.1的源极端。晶体管213.1的栅极端可以耦合到信号线215.1。
[0020]流经阻抗211.1的电流可由晶体管213.1 (可充当开关)操纵。如果信号SIGin为高电平时，晶体管213.1可被接通，以及流经阻抗211.1的电流可由电路级210.1可输出到T* 点 I cm。
[0021]负载电路220.1可包括可编程电流源221.1、控制器222.1和晶体管223.1。在电路级210.1中，晶体管223.1可以和晶体管213.1是相同类型(PMOS，NM0S，等)。可编程电流源221.1可以类似于图1中的可编程电流源121.1-121.N。控制器222.1可以类似于图1中的控制器140，并且可根据存储时序不匹配数据控制由可编程电流源221.1产生的偏置电流。
[0022]可编程电流源221.1可在一端耦合到电压VDD，在另一端耦合到晶体管223.1的源极端。晶体管223.1的栅极端可以连接到信号线215.1，以及晶体管223.1的漏极端子可耦合到地。如果信号SIGin为高电平，晶体管223.1可被接通，以及由可编程电流源221.1产生的电流可以流过晶体管223.1朝向地面。
[0023]在操作过程中，控制器222.1可以控制可编程电流源221.1以基于现有的不匹配数据生成偏置电流。当信号SIGIN为高时，偏置电流可以流过晶体管223.1朝向地面，并且可以定义晶体管213.1的栅极-漏极电容214.1 (以虚线示出)。在这种方式下，电容负载214.1可设置在信号线215.1上，以允许电路级210.1的精细时序调整。控制器222.1可通过调节由可编程电流源221.1产生的偏置电流而改变在信号线215.1呈现的负载。相同的时序调整方案可用于多级电路系统中其他电路级210.N-210.N0
[0024]图2(b)是根据本发明另一实施例的电路级230.1和相应负载电路240.1的框图。电路级230.1是图2 (a)中电路级210.1的差别形式。同样，负载电路240.1是图2 (a)中负载电路220.1的差别形式。根据本实施例，负载电路240.1可平行于电路级230.1。尽管图2 (b)只示出了一个电路级230.1和一个负载电路240.1，但根据本发明实施例的多级电路系统可包括以类似于图1中的多级电路系统100的结构的多个电路级(230.1-230.N)和相应的负载电路(240.1-240.N)。
[0025]电路级230.1可包括阻抗231.1和晶体管233.1-234.1。晶体管233.1-234.1可以是PMOS晶体管、NMOS晶体管或适合用于电路级230.1的其他类型的晶体管。阻抗231.1可在一端耦合到电压VDD和晶体管233.1及234.1的源极端。晶体管233.1的栅极端可被耦合到该携带信号SIGini的信号线237.1。类似地，晶体管234.1的栅极端可以耦合到携带信号SIGin2的信号线238.1。
[0026]晶体管233.1和234.1可以充当开关已操纵流经阻抗231.1的电流。如果信号SIGini为高电平，晶体管233.1可被接通，以及流经阻抗231.1的电流可以被控制到输出IQUTP。另外，如果信号SIGin2是高电平，晶体管234.1可以接通，以及流过晶体管231.1的电流可被控制到输出Ιου?。
[0027]负载电路240.1可以包括可编程电流源241.1、控制器242.1以及一对晶体管
243.1及244.1。晶体管243.1和244.1可以和电路级230.1中的晶体管233.1和234.1具有相同类型(PM0S，NM0S，等等)。可编程电流源241.1可以类似于图1中的可编程电流源
121.1-121.N。控制器242.1可以类似于图1中的控制器140并且可以根据所存储的时序不匹配数据控制由可编程电流源241.1产生的偏置电流。
[0028]可编程电流源241.1可在一端耦合到VDD和在另一端耦合到每个晶体管243.1和
244.1的源极端。晶体管243.1的栅极端可以耦合到信号线2371.1，以及晶体管243.1的漏极端可耦合到地。类似地，晶体管244.1的栅极端可以耦合到信号线238.1，以及晶体管244.1的漏极端可以耦合到地。
[0029]在操作过程中，控制器242.1可以控制可编程电流源241.1以基于现有的不匹配数据生成偏置电流。如果信号SIGini是高电平，则偏置电流可通过晶体管243.1流向地面，并定义晶体管233.1的栅极-漏极电容235.1 (以虚线示出)。另外，如果信号SIGin2是高电平，偏置电流可以流过晶体管244.1接地，可限定晶体管234.1的栅极-漏极电容236.1(以虚线示出)。在这种方式下，电容负载可设置在信号线237.1和238.1上，以允许电路级230.1的精细时序调整。控制器242.1可通过调整由可编程电流源241.1产生的偏置电流改变在信号线237.1和238.1上呈现的负载。相同的调整方案可用于多级电路系统真的其他电路级220.2-220.N (未示出)。
[0030]图3是根据本发明实施例多级时钟分配电路300的框图。时钟分配电路300可以包括多个缓冲器电路310.1-310.N、对于每个缓冲器电路310.1-310.N提供一个的多个负载逆变器320.1-320.N、信号线330.1-330.N和控制器340。信号线330.1-330.N可以携带同步时钟信号CLK1-CLKn(表示在每个缓冲器310.1-310.N出现的时钟信号CLK的分布式版本)，理想情况下，同步时钟信号CLK1-CLKn将同时彼此输入到缓冲器310.1-310.N。每个信号线330.1，...，330.N被输入到相关联的缓冲器310.1，...，310.N和相关联的负载变换器320.1，...,320.N。
[0031]在理想情况下，分布式时钟信号CLK1-CLKn将同时彼此输入缓冲器310.1-310.N，尽管导体长度、电容负载中的差异，或各信号线330.1-330.N.之间的其它变化。负载逆变器320.1-320.N可以是提出个可变电容负载到信号线330.1-330.N的调谐设备，在图3中所示为可变电容CrCN。因此，负载逆变器320.1-320.N可向信号线330.1-330.N呈现可调谐电容负载，这样抵消可可导致时钟信号CLK1-CLKn中过渡同步外接收的一些其它影响。
[0032]每个缓冲区310.1-310.N可包括逆变器312.1-312.N。缓冲区310.1-310.N可以各接收分布式时钟信号CLK1-CLKn并输出相应的缓冲时钟信号CLKbuff1-CLKbuff4。根据本发明实施例，缓冲的时钟信号CLKbuff1-CLKbuff4可以被提供给模数转换器，数模转换器，或可由时钟信号驱动的其他部件(未示出)。
[0033]负载变换器320.1-320.N可以具有耦合到信号线330.1-330.N的输入端.每个负载变换器320.1-320.N可以包括可编程电流源321.1-321.N，其产生通过相应负载逆变器320.1，...，320.N.中的输入电路(未示出)的偏置电流ID1_IDN。流经各负载变换器320.1-320.N的电流Id1-1dn可以限定施加到信号线330.1-330.N的电容负载C1-Cnq
[0034]控制器340可以是芯片上处理器或状态机，其为可编程电流源321.1-321.N存储驱动强度值。驱动强度数据可以来自存储数据，包括例如从电路仿真或测试数据获取的信号误匹配的估计。此外，控制器340可包括例如任何适当的处理平台、计算平台、计算设备、处理设备、计算系统、处理系统、计算机、处理器或类似的，并且可以使用硬件和/或软件的任何适当组合实现。
[0035]本发明的原理应用于各种电路系统。在图3示出的系统300中，缓冲器310.1-310.N被示为向多个电路提供时钟信号CLK (以分布式形式)，诸如ADC或DAC (未示出)。然而，本发明原理也可以应用包括电路级的电路系统中，所述电路级接收信号并需要响应于所述信号提供同步输出。这种电路的实例可包括上述关于图1和图2 (以及未在此讨论中特别提到的其他系统)的实施例。
[0036]在给定的时钟周期Y期间，则控制器340可以控制可编程电流源321.1-321.N以基于现有的不匹配数据分别产生偏置电流ID1-1D415流过各个负载逆变器321.1-321.N的偏置电流ID1-1D4可限定电容负载C1-Cn (以虚线示出)到所述信号线330.1-330.N。在这种方式下，对于给定的时钟周期Y，预定电容负载可被提供给每个信号线330.1-330.N,以允许缓冲器310.1-310.N之间细微时序调整。以类似的方式，在随后的时钟周期，偏置电流IDl-1DN可以向信号线330.1-330.N提供电容负载，以允许时钟分配电路300的精细时序调整。因此，缓冲的时钟信号CLKbuff1-CLKbuff4可以相对于时间对准。
[0037]尽管上述相对于图1-3的实施例对于多级电路系统中每个电路级包括负载电路，其它实施例可并不需要这样的一对一配置。为了最大限度地降低成本并节约芯片上空间，本发明的一些实施例中可只需要对需要进行调整的选定电路级的负载电路。本发明实施例可因此被配置为满足它们被集成到的系统需要。
[0038]此外，尽管在图2和图3中描述的电路级和负载电路是相似的(例如，相似的结构和相同类型的晶体管)，但本发明实施例并不局限于这种配置。电路级和负载电路不必是彼此相似的(即，不同的电路结构或构造)。根据本发明的其它实施例，只要负载电路和电路级并联，以及负载电路包括可编程电流源以改变呈现在携带信号的信号线上的负载，负载电路可不相似于电路级，该信号正被输入到电路级。
[0039]本发明实施例提供了用于在毫微微秒范围的非常精细的时序调整。例如，假设我们在具有输入晶体管(类似于图2 (a)的晶体管213.1)的多级电路系统中具有给定电路级，其宽度为6.4微米和0.08微米的长度。根据本发明实施例，具有类似大小的相应输入晶体管(类似于图(a)的晶体管223.1)的负载电路(约0.08微米*6.4微米)可以被放置在平行于电路级。改变通过负载电路晶体管的电流可转移被输入到电路级晶体管及负载晶体管的信号时序(相似于图2 (a)的SIGin)约400毫微秒。同样，假设我们在具有宽度为1.6微米和长度为0.08微米的输入晶体管的多级电路系统中具有给定电路级。根据本发明实施例，具有相应输入晶体管(具有长度为11.2微米，宽度为0.08微米)的负载电路可放置在平行于电路级。通过负载电路晶体管的不同电流可以偏移输入电路级晶体管及负载晶体管的信号时序约1.5微微秒。
[0040]所描述的技术的优点在于，提供精细调整，而不需要添加显著电路或控制线的能力。此外，和传统的时序调整方法相比，上述技术不容易受到噪声误差的影响。
[0041]虽然参照具体例上述技术已在上面描述，但本发明并不限于在附图中所示的上述实施例和具体结构。例如，示出的一些部件可以彼此组合作为一个实施例，或一个元件可以被分成几个子部件，或任何其它已知的或可用组件可以被加入。本领域技术人员将认识到:这些技术可以以其它方式实施，而不脱离本发明的精神和实质特征。因此，本实施例应被认为在各方面均是说明性的而不是限制性的。
【权利要求】
1.一种集成电路，包括: 具有多个电路级以接收相应信号的电路系统，以及 多个负载电路，对每个电路级提供一个，对信号具有输入，每个负载电路具有独立于其他负载电路可编程的电流源，以传播通过接收信号的晶体管的电流。
2.如权利要求1所述的电路，还包括控制器，以改变由每个电流源传播的电流，以说明电路级之间的时序不匹配。
3.如权利要求1所述的电路，其中所述电路级和负载电路由共同类型的晶体管制成。
4.如权利要求1所述的电路，其中，通过晶体管传播的电流改变携带信号的信号线上的负载。
5.如权利要求1所述的电路，其中，所述电路级和负载电路在模拟-数字转换器中。
6.如权利要求1所述的电路，其中，所述电路级和负载电路在数字-模拟转换器中。
7.如权利要求1所述的电路，其中。所述电路级是在也包括负载电路的分布电路中的缓冲器。
8.一种方法，包括: 在对应的电路级接收 多个信号； 平行于选定的电路级，提供负载电路，所述负载电路在其输入晶体管接收相同信号；和 驱动通过负载电路的输入晶体管的相应偏置电流，以抵消信号之间的时序不匹配。
9.如权利要求8所述的方法，其中，所选择的电路级和负载电路由共同类型的晶体管制成。
10.如权利要求8所述的方法，其中，通过晶体管传播的电流改变运载信号的信号线的负载。
11.如权利要求8所述的方法，其中，所选择的电路级和负载电路在模拟-数字转换器中。
12.如权利要求8所述的方法，其中，所述电路级和负载电路在数字-模拟转换器中。
13.如权利要求8所述的方法，其中，所述电路级是还包括负载电路的时钟分配电路中的缓冲器。
14.一种系统,包括: 具有多个电路级以接收相应信号的电路系统，以及 对信号具有输入的多个负载电路，对每个电路级提供一个，每个负载电路具有独立的可编程电流源，以传播通过接收信号的晶体管的电流 '及 控制器，以改变由每个独立可编程电流源传播的电流，以减少电路级之间的时序不匹配传播。
15.如权利要求14所述的方法，其中，所述电路级和负载电路由共同类型的晶体管制成。
16.如权利要求14所述的系统，其中，通过晶体管传播的电流改变携带信号的信号线上的负载。
17.如权利要求14所述的系统，其中，所述电路级和负载电路在模拟-数字转换器中。
18.如权利要求14所述的系统，其中，所述电路级和负载电路在数字-模拟转换器中。
19.如权利要求14所述的系统，其中，所述电路级是在还包括负载电路的时钟分配电路中的缓冲器。
20.如权利要求 14所述的系统，其中，所述电路级和负载电路具有不同的电路配置。
【文档编号】H03K5/135GK104052437SQ201410093892
【公开日】2014年9月17日 申请日期:2014年3月14日 优先权日:2013年3月14日
【发明者】G·恩格尔, S·C·罗斯, M·L·库西 申请人:美国亚德诺半导体公司