一种用于流水线型模数转换器的时钟占空比校准电路的制作方法

一种用于流水线型模数转换器的时钟占空比校准电路的制作方法
【专利摘要】本发明提供一种用于流水线型模数转换器的时钟占空比校准电路，包括：上升沿检测电路，用于获取低电平窄脉冲信号；下降沿检测电路，用于获取高电平窄脉冲信号；输出控制电路，用于根据低电平窄脉冲信号和高电平窄脉冲信号输出时钟信号；电荷泵环路，用于将输出时钟信号的占空比偏差信号转化为第一电压信号；压控延时电路，用于将第一电压信号进行延时处理，得到第二电压信号，并输出给上升沿检测电路；上升沿检测电路获取第二电压信号的低电平窄脉冲信号，通过输出控制电路输出预设占空比时钟信号。通过采用单边沿微分电路控制输出时钟信号，利用电荷泵环路完成对输出时钟占空比的检测，控制压控延迟电路的延迟时间，输出精确的占空比时钟信号。
【专利说明】一种用于流水线型模数转换器的时钟占空比校准电路

【技术领域】
[0001] 本发明涉及电子【技术领域】，特别涉及一种用于流水线型模数转换器的时钟占空比 校准电路。

【背景技术】
[0002] 分辩率在八到十六位并且采样频率在几兆到几百兆的典型流水线型模数转换器 中，需要利用输入时钟的两个边沿来产生核心电路所需要的各种定时信号，时钟上升沿用 于采样相输入信号和偶数级流水线的量化工作，下降沿用于保持相输入信号和奇数级流水 线的量化工作，故时钟占空比必须正好维持在50%。另外在输入信号频率越来越高的情况 下（因后有影响越来越大），时钟抖动对整个系统的转换精度以及信噪比等性能的影响会 越来越大。然而时钟信号源由外部晶振产生，其占空比和精度均无法稳定地满足整体A/D 转换器的要求。
[0003] 时钟占空比电路可以利用传统的锁相环（PLL)或延迟锁相环（DLL)来完成。然而 传统PLL电路和DLL电路都只能够锁定输入输出信号的频率和相位，并不能够实现既定的 占空比指标。
[0004] 再者模数转换器需要对模拟数据进行采样，因此时钟信号的性能对整个系统的性 能非常重要。时钟抖动是时钟边沿的位置变化，将导致采样误差，从而直接导致整体模数转 换器输出精度的误差。随着模拟输入信号频率的上升，时钟抖动所造成的转换误差会加大。 模拟输入信号的频率增加意味着输入信号的斜率在增大，相同的抖动会使采样误差更大进 而造成的更大的转换误差。另外同样频率输入信号下，模数转换器分辨率也会影响抖动所 造成转换误差的相对大小。所以时钟抖动带来的误差会随着模数转换器的分辨率以及输入 信号的频率增加而对系统的影响越来越大。


【发明内容】

[0005] 本发明的目的在于提供一种用于流水线型模数转换器的时钟占空比校准电路，解 决了现有技术中传统锁相环或延迟锁相环都只能锁定输入输出信号的频率和相位，不能实 现既定的占空比指标的问题。
[0006] 为了达到上述目的，本发明提供一种用于流水线型模数转换器的时钟占空比校准 电路，包括：
[0007] 上升沿检测电路，用于获取低电平窄脉冲信号；
[0008] 下降沿检测电路，用于获取高电平窄脉冲信号；
[0009] 输出控制电路，用于根据所述低电平窄脉冲信号和所述高电平窄脉冲信号输出时 钟信号；
[0010] 电荷泵环路，用于将所述输出时钟信号的占空比偏差信号转化为第一电压信号；
[0011] 压控延时电路，用于将所述第一电压信号进行延时处理，得到第二电压信号，并输 出给所述上升沿检测电路；
[0012] 所述上升沿检测电路获取所述第二电压信号的低电平窄脉冲信号，通过所述输出 控制电路输出预设占空比时钟信号。
[0013] 其中，所述输出控制电路包括：第一 PM0S管Ml和第一 NM0S管M2 ;其中，
[0014] 所述第一 PM0S管Ml的源极接高电平，所述第一 PM0S管Ml的栅极接所述上升沿 检测电路的输出端，所述第一 PM0S管Ml的漏极与所述第一 NM0S管M2的漏极连接并输出 所述时钟信号，所述第一 NM0S管M2的源极接地，所述第一 NM0S管M2的栅极接所述下将沿 检测电路的输出端。
[0015] 其中，所述下降沿检测电路包括：第二PM0S管MP1、第三PM0S管M P2、第二NM0S管 MN1、第一反相器Ii、第二反相器12、第三反相器13、第四反相器1 4、第五反相器15、第六反相 器16、第七反相器17以及第一或非门N0R ;其中，
[0016] 反向输入时钟信号ClkirT一方面与所述第三反相器13连接，另一方面串联所述第 一反相器Ii、第二反相器1 2，所述第二反相器12的输出端与所述第三PM0S管MP2的栅极连 接，所述第三PM0S管M P2的源极接高电平，所述第三PM0S管MP2的漏极与所述第二PM0S管 MP1的源极连接，所述第二PM0S管MP1的漏极和所述第二NM0S管MN1的漏极连接并与所述第 七反相器1 7的输入端连接，所述第二NM0S管MN1的源极接地；所述第七反相器17的输出端 与所述第一或非门N0R的输入端连接，所述第一或非门N0R的另一输入端与所述第三反相 器1 3的输出端连接；所述第一或非门N0R的输出端与所述第一 NM0S管M2的栅极连接；
[0017] 所述输出控制电路输出的时钟信号Clkout+串联所述第四反相器14、第五反相器 1 5和第六反相器16后与所述第二PM0S管MP1的栅极和所述第二NM0S管M N1的栅极连接，所 述第二PM0S管MP1的栅极和所述第二NM0S管MN1的栅极相连。
[0018] 其中，所述上升沿检测电路包括：第四PM0S管Mp3、第三NM0S管M n2、第四NM0S管 Mn3、第五NM0S管Mn4、第八反相器18、第九反相器19、第十反相器1 1(|、第^ 反相器In、第 十二反相器112和第一与非门NAND ;其中，
[0019] 所述输出控制电路输出的时钟信号Clkout+串联所述第十反相器11(|、第十一反相 器In和第十二反相器1 12后连接所述第四PM0S管Mp3的栅极和所述第三NM0S管Mn2栅极， 所述第四PM0S管M p3的栅极和所述第三NM0S管I栅极相连；所述第四PM0S管Mp3的源 极接高电平，所述第四PM0S管M p3的漏极与所述第三NM0S管Mn2的漏极连接并与所述第九 反相器19的输入端连接；所述第九反相器1 9的输出端与所述第一与非门NAND的输入端连 接；所述第一与非门NAND的另一输入端与正向输入时钟信号Clkin+及所述第二电压信号 (V delay)连接，所述第一与非门NAND的输出端与所述第一 PM0S管Ml的栅极连接；
[0020] 所述第三NM0S管Mn2的源极与所述第四NM0S管Mn3的漏极连接，所述第四NM0S管 Mn3的源极与所述第五NM0S管Mn4的漏极连接，所述第五NM0S管Mn4的源极接地；所述第五 NM0S管Mn4的栅极接第一使能控制信号Enablei，所述正向输入时钟信号Clkin+及所述第二 电压信号V delay连接所述第八反相器18后与所述第四NM0S管Mn3的栅极连接。
[0021] 其中，所述电荷泵环路包括：启动电路，电荷泵，二阶低通滤波器以及抖动退化放 大器；其中，
[0022] 所述启动电路用于对结合式电荷泵的初始状态进行设置；
[0023] 所述电荷泵用于将所述输出控制电路输出的时钟信号的占空比偏差信号转化为 两个电流信号；
[0024] 所述二阶低通滤波器用于将所述电荷泵输出的两个电流信号转化为相互跟随的 电压信号；
[0025] 所述抖动退化放大器用于将所述相互跟随的电压信号转化为所述第一电压信号。
[0026] 其中，所述启动电路包括：第二或非门勵札、第二与非门NANDi、第三与非门NAND2、 第十三反相器1 13、第十四反相器〗14、第十五反相器〗15、第一传输门、第二传输门T2、第三 传输门Τ 3和第四传输门Τ4 ;其中，
[0027] 所述输出控制电路输出的时钟信号Clkout+和第二使能控制信号Enable2作为第 二或非门N0&的输入，所述第二或非门N0&的输出一方面作为第二与非门NANDi的一个输 入，另一方面也作为所述第三与非门NAND 2的一个输入；
[0028] -电源VDD接所述第一传输门?\的输入端，所述第一传输门?\的控制信号反相端 口接正向输入时钟信号Clkin+，所述第一传输门?\的控制信号正相端口接反向输入时钟信 号Clkin-，所述第一传输门?\的输出端与所述第二传输门Τ 2的输入端连接并与所述第二 与非门NANDi的另一个输入端连接，所述第二传输门Τ2的控制控制信号反相端口接正向输 入时钟信号Clkin+，所述第二传输门Τ 2的控制信号正相端口接反向输入时钟信号Clkin-; 所述第二传输门T2的输出端和所述第二与非门NANDi的输出端连接并串联所述第十三反 相器1 13后作为所述第三传输门T3的输入，所述第三传输门T3的控制控制信号反相端口接 正向输入时钟信号Clkin+，所述第三传输门1~ 3的控制信号正相端口接反向输入时钟信号 Clkin-；
[0029] 所述第三传输门T3的输出端一方面作为所述第三与非门NAND2的另一个输入，另 一方面于所述第四传输门τ 4的输入端连接；所述第三与非门NAND2的输出端一方面串联 所述第十四反相器114后与所述第四传输门τ 4的输出端连接，另一方面串联所述第十五反 相器115后输出第一启动信号startup ;所述第四传输门Τ4的的控制控制信号反相端口接 正向输入时钟信号Clkin+，所述第四传输门Τ 4的控制信号正相端口接反向输入时钟信号 Clkin-。
[0030] 其中，所述电荷泵包括：第六、第七、第七匪05管凡、第八NM0S 管M1(l、第九NM0S管Mn、一电流源Ip和一电流沉IN ;其中，
[0031] 所述输出控制电路输出的时钟信号Clkout+依次串联第十六反相器116、第十七反 相器1 17、第十八反相器118后输出反向时钟信号Clkout+ ;
[0032] -电源VDD接所述电流源Ip的输入端，所述电流源Ip的输出端接分别接所述第 六PM0S管M 7的源极和所述第七PM0S管M9的源极，所述第六PM0S管M7的栅极与所述第七 NM0S管M8的栅极连接并与所述时钟信号Clkout+连接，所述第六PM0S管M7的漏极与所述 第七NM0S管M 8的漏极连接并输出第一电流信号1。2 ;所述第七NM0S管M8的源极与所述第八 NM0S管M1(l的源极连接并与所述电流沉IN的输入端连接，所述电流沉IN的输出端接地；所述 第八NM0S管M 1(l的栅极与所述第七PM0S管M9的栅极连接并与所述反向时钟信号Clkout+ 连接，所述第七PM0S管M 9的漏极和所述第八NM0S管M1(l的漏极连接一方面输出第二电流 信号U，另一方面与所述第九NM0S管M n的漏极连接，所述第九NM0S管Mn的源极接地，所 述第九NM0S管Mn的栅极接所述第一启动信号startup。
[0033] 其中，所述二阶低通滤波器包括：第一电阻Rn、第二电阻R12、第一电容C 2、第二电 容Cn和第三电容C12 ;其中，
[0034] 所述第二电容Cn、所述第一电阻Rn、所述第一电容C 2、所述第二电阻R12和所述第 三电容C12依次串联，所述第二电容c n的另一端接地，所述第三电容c12的另一端接地；
[0035] 所述第二电容Cn和所述第一电阻Rn的连接处一方面与与所述第一电流信号1。 2 连接，另一方面输出第一偏置信号;所述第二电阻R12和所述第三电容c12的连接处一方 面与所述第二电流信号Id连接，另一方面输出第二偏置信号Vd。
[0036] 其中，所述抖动退化放大器包括：第八PM0S管M21、第九PM0S管M 23、第十PM0S管 M27、第^-一 PM0S 管 M29、第十 NM0S 管 M22、第^-一 NM0S 管 M24、第十二 NM0S 管 M25、第十三 NM0S 管M26、第十四NM0S管M28、第十五NM0S管M2(l和第三电阻R 2 ;其中，
[0037] 所述第八PM0S管M21的源极接一电源VDD，所述第八PM0S管M21的栅极与所述第 九PM0S管M 23的栅极相连，所述第八PM0S管M21的漏极与所述第十NM0S管M22的漏极连接， 所述第十NM0S管M 22的栅极与所述第十三NM0S管M26的栅极相连，所述第十NM0S管M22的 源极接地；所述第十三NM0S管M 26的源极接地，所述第十三NM0S管M26的漏极与所述第十一 NM0S管M24的源极和所述第十二NM0S管M25的源极连接，所述第i^一 NM0S管M24的栅极和 漏极短接并一方面与所述第一偏置信号连接，另一方面与所述第九PM0S管M 23的漏极连 接，所述第九PM0S管M23的源极接所述电源VDD ;
[0038] 所述电源VDD还与所述第十二NM0S管M25的漏极连接，所述第十二NM0S管M 25的栅 极与所述第十PM0S管M27的栅极连接并与所述第二偏置信号Vu连接；所述第十PM0S管M27 的源极与第三电阻R2连接，所述第三电阻R2的另一端与所述电源VDD连接，所述第十PM0S 管M27的漏极与所述第十四NM0S管M28的漏极连接，所述第十四NM0S管M28的源极接地，所 述第十五NM0S管M 2(l的栅极和漏极短接后与所述第十四NM0S管M28的栅极连接，且与所述 第i PM0S管M29的栅极和漏极连接并输出所述第一电压信号V。^ ;
[0039] 所述第十五NM0S管M2(l的源极接地，所述第^^一 PM0S管M29的源极接所述电源 VDD。
[0040] 其中，所述压控延时电路包括：反相器、充放电电容C1和施密特触发器；
[0041] 所述施密特触发器用于抑制所述反相器翻转阈值处引入的噪声。
[0042] 其中，所述反相器包括：第十二PM0S管M31、第十六NM0S管M32和第十七NM0S管 M33;其中，
[0043] 所述第十二PM0S管M31的源极接高电平，所述第十二PM0S管M31的栅极与所述第 十六NM0S管M 32的栅极连接并接所述反向时钟信号Clkouf ;所述第十二PM0S管M31的漏 极与所述第十六NM0S管M32的漏极连接并与所述充放电电容C1的一端连接，所述充放电电 容C1的另一端接地；所述第十六NM0S管M 32的源极与所述第十七NM0S管M33的漏极连接， 所述第十七NM0S管M33的源极接地，所述第十七NM0S管M 33的栅极与所述第一电压信号火&1 连接。
[0044] 其中，所述施密特触发器包括：第十三PM0S管M34、第十四PM0S管M 35、第十五PM0S 管M36、第十八NM0S管M37、第十九NM0S管M38，第二十NM0S管M 39、第十九反相器119和第二十 反相器12(1;其中，
[0045] 所述充放电电容C1的非接地端还与所述第十五PM0S管M36的栅极和所述第十八 NM0S管M37的栅极连接，所述第十五PM0S管M36的漏极和所述第十八NM0S管M 37的漏极连 接后与所述第十九反相器119的输入端连接；所述第十五PM0S管M36的源极与所述第十三 PMOS管M34的漏极和所述第十四PMOS管M35的漏极连接，所述第十三PMOS管M 34的源极和 所述第十四PM0S管M35源极连接并连接高电平，所述第十三PM0S管M34的栅极接地；
[0046] 所述第十八NM0S管M37的源极与所述第十九NM0S管M38的漏极和所述第二十NM0S 管M39的漏极连接，所述第十九NM0S管M38的源极和所述第二十NM0S管M39的源极连接并接 地，所述第十九NM0S管M 38的栅极接高电平；所述第二十NM0S管M39的栅极、所述第十九反 相器119的输出端和所述第十四PM0S管M 35的栅极连接后与所述第二十反相器12(|的输入端 连接，所述第二十反相器12〇的输出端输出所述第二电压信号v delay。
[0047] 本发明的上述技术方案至少具有如下有益效果：
[0048] 本发明实施例的用于流水线型模数转换器的时钟占空比校准电路中，通过在延迟 锁相环的体系结构上采用单边沿微分电路控制输出时钟信号，利用电荷泵环路将输出时钟 信号的占空比转换为对低通滤波器注入或提取的电荷量的大小，从而完成对输出时钟占空 比的检测，控制后级压控延迟电路的延迟时间，输出精确的50%占空比时钟信号；为流水 线型模数转换器提高50%占空比时钟信号，能够稳定的满足整体模数转换器的要求，提高 模数转换器的工作效率。

【专利附图】

【附图说明】
[0049] 图1表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的基 本组成结构示意图；
[0050] 图2表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的下 降沿检测电路图；
[0051] 图3表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的上 升沿检测电路图；
[0052] 图4表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的启 动电路图；
[0053] 图5表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的电 荷栗环路以及压控延时电路的电路图；
[0054] 图6表示本发明实施例的用于流水线型模数转换器的时钟占空比校准电路的低 通滤波器和抖动退化放大器的电路图。

【具体实施方式】
[0055] 为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具 体实施例进行详细描述。
[0056] 本发明针对现有技术中锁相环或延迟锁相环都只能锁定输入输出信号的频率和 相位，不能实现既定的占空比指标的问题，提供一种用于流水线型模数转换器的时钟占空 比校准电路中，通过在延迟锁相环的体系结构上采用单边沿微分电路控制输出时钟信号， 利用电荷泵环路将输出时钟信号的占空比转换为对低通滤波器注入或提取的电荷量的大 小，从而完成对输出时钟占空比的检测，控制后级压控延迟电路的延迟时间，输出精确的 50%占空比时钟信号；为流水线型模数转换器提高50%占空比时钟信号，能够稳定的满足 整体模数转换器的要求，提高模数转换器的工作效率。
[0057] 如图1所示，本发明实施例提供一种用于流水线型模数转换器的时钟占空比校准 电路，包括：
[0058] 上升沿检测电路1，用于获取低电平窄脉冲信号；
[0059] 下降沿检测电路2,用于获取高电平窄脉冲信号；
[0060] 输出控制电路3,用于根据所述低电平窄脉冲信号和所述高电平窄脉冲信号输出 时钟信号；
[0061] 电荷泵环路4,用于将所述输出时钟信号的占空比偏差信号转化为第一电压信 号；
[0062] 压控延时电路5,用于将所述第一电压信号进行延时处理，得到第二电压信号，并 输出给所述上升沿检测电路1 ;
[0063] 所述上升沿检测电路1获取所述第二电压信号的低电平窄脉冲信号，通过所述输 出控制电路3输出预设占空比时钟信号。
[0064] 本发明上述实施例中，分别采用了结合式电荷泵环路4和压控延时电路5,降低了 环路设计的复杂度，减小了时钟抖动。上升沿检测电路1与下降沿检测电路2通过一系列 缓冲器、组合逻辑与反馈产生，对正反向时钟输入信号不断地进行边沿检测，输出短脉冲信 号的电路。之后，短脉冲信号通过一个由％和M 2组成的伪NM0S逻辑输出控制电路3，输出 时钟信号。结合式电荷泵将输出控制电路输出的时钟信号的占空比偏差信号转化为电流信 号，低通滤波器将电荷泵输出的两路电流信号转化为两个相互跟随的电压信号，通过跟随 器与抖动退化放大器输出反馈控制信号，经过压控延时电路5进而调制信号到精确的50 % 占空比。
[0065] 具体的，本发明上述实施例中，如图1所示，所述输出控制电路3包括：第一 PM0S 管Ml和第一 NM0S管M2 ;其中，
[0066] 所述第一 PM0S管Ml的源极接高电平，所述第一 PM0S管Ml的栅极接所述上升沿 检测电路的输出端，所述第一 PM0S管Ml的漏极与所述第一 NM0S管M2的漏极连接并输出 所述时钟信号，所述第一 NM0S管M2的源极接地，所述第一 NM0S管M2的栅极接所述下将沿 检测电路的输出端。
[0067] 本发明具体实施例中，第一 PM0S管Ml和第一 NM0S管M2组成伪NM0S逻辑输出控 制电路，Ml和M2作为开关管用。
[0068] 本发明的具体实施例中，如图2所示，所述下降沿检测电路2包括：第二PM0S管 MP1、第三PM0S管MP2、第二NM0S管MN1、第一反相器^、第二反相器1 2、第三反相器13、第四反 相器14、第五反相器15、第六反相器1 6、第七反相器17以及第一或非门N0R ;其中，
[0069] 反向输入时钟信号ClkirT一方面与所述第三反相器13连接，另一方面串联所述第 一反相器Ii、第二反相器12，所述第二反相器12的输出端与所述第三PM0S管MP2的栅极连 接，所述第三PM0S管MP2的源极接高电平，所述第三PM0S管MP2的漏极与所述第二PM0S管 MP1的源极连接，所述第二PM0S管MP1的漏极和所述第二NM0S管MN1的漏极连接并与所述第 七反相器1 7的输入端连接，所述第二NM0S管MN1的源极接地；所述第七反相器17的输出端 与所述第一或非门N0R的输入端连接，所述第一或非门N0R的另一输入端与所述第三反相 器1 3的输出端连接；所述第一或非门N0R的输出端与所述第一 NM0S管M2的栅极连接；
[0070] 所述输出控制电路输出的时钟信号Clkout+串联所述第四反相器14、第五反相器 15和第六反相器16后与所述第二PMOS管MP1的栅极和所述第二NMOS管M N1的栅极连接，所 述第二PM0S管MP1的栅极和所述第二NM0S管MN1的栅极相连。
[0071] 本发明上述实施例中，下降沿检测电路的输入信号为反向时钟输入，输出下降信 号Fall。该下降沿检测电路2,主要实现对输入信号与输出的时钟反馈信号经过或非门鉴 相产生触发时钟输出电平下拉的高电平窄脉冲控制电压信号。
[0072] 本发明具体实施例中，如图3所示，所述上升沿检测电路1包括：第四PM0S管Mp3、 第三NM0S管I、第四NM0S管Mn3、第五NM0S管Mn4、第八反相器18、第九反相器1 9、第十反相 器11(|、第^ 反相器In、第十二反相器1 12和第一与非门NAND ;其中，
[0073] 所述输出控制电路输出的时钟信号Clkout+串联所述第十反相器11(|、第十一反相 器In和第十二反相器112后连接所述第四PM0S管Mp3的栅极和所述第三NM0S管M n2栅极， 所述第四PM0S管Mp3的栅极和所述第三NM0S管I栅极相连；所述第四PM0S管Mp3的源 极接高电平，所述第四PM0S管M p3的漏极与所述第三NM0S管Mn2的漏极连接并与所述第九 反相器19的输入端连接；所述第九反相器1 9的输出端与所述第一与非门NAND的输入端连 接；所述第一与非门NAND的另一输入端与正向输入时钟信号Clkin+及所述第二电压信号 (V delay)连接，所述第一与非门NAND的输出端与所述第一 PM0S管Ml的栅极连接；
[0074] 所述第三NM0S管Mn2的源极与所述第四NM0S管Mn3的漏极连接，所述第四NM0S管 Mn3的源极与所述第五NM0S管Mn4的漏极连接，所述第五NM0S管Mn4的源极接地；所述第五 NM0S管Mn4的栅极接第一使能控制信号Enablei，所述正向输入时钟信号Clkin+及所述第二 电压信号V delay连接接所述第八反相器18后与所述第四NM0S管Mn3的栅极连接。
[0075] 本发明上述实施例中，上升沿检测电路1的输入信号为正向时钟输入，输出上升 信号；该上升沿检测电路1，与下降沿检测电路2不同的是上升沿检测电路1不再对输入时 钟信号边沿进行检测，根据系统电路整体设计，时钟上升沿检测电路对压控延迟电路5的 输出信号V delay边沿进行检测，并输出脉冲宽度为设计延迟时间的低电平窄脉冲，从而触发 输出时钟控制电路M2管产生输出时钟高电平。
[0076] 具体的，Up和Fall信号分别为下降沿检测电路与上升沿检测电路的输出信号， Clkout+即为正向输出时钟信号。当Up为低时，MP管导通，Clkout+为高电平，当Fall为 高时，M N管导通，Clkout+为低电平。
[0077] 本发明的具体实施例中，如图1所示，所述电荷泵环路4包括：启动电路41，电荷 泵42,二阶低通滤波器43以及抖动退化放大器44 ;其中，
[0078] 所述启动电路41用于对结合式电荷泵43的初始状态进行设置；
[0079] 所述电荷泵42用于将所述输出控制电路3输出的时钟信号的占空比偏差信号转 化为两个电流信号；
[0080] 所述二阶低通滤波器43用于将所述电荷泵42输出的两个电流信号转化为相互跟 随的电压信号；
[0081] 所述抖动退化放大器44用于将所述相互跟随的电压信号转化为所述第一电压信 号。
[0082] 具体的，本发明实施例中，如图4所示，所述启动电路41包括：第二或非门NO^、第 二与非门NANDi、第三与非门NAND 2、第十三反相器113、第十四反相器114、第十五反相器115、 第一传输门、第二传输门T 2、第三传输门T3和第四传输门T4 ;其中，
[0083] 所述输出控制电路输出的时钟信号Clkout+和第二使能控制信号Enable2作为第 二或非门N0&的输入，所述第二或非门N0&的输出一方面作为第二与非门NANDi的一个输 入，另一方面也作为所述第三与非门NAND 2的一个输入；
[0084] 一电源VDD接所述第一传输门?\的输入端，所述第一传输门?\的控制信号反相端 口接正向输入时钟信号Clkin+，所述第一传输门?\的控制信号正相端口接反向输入时钟信 号Clkin-，所述第一传输门?\的输出端与所述第二传输门Τ 2的输入端连接并与所述第二 与非门NANDi的另一个输入端连接，所述第二传输门Τ2的控制控制信号反相端口接正向输 入时钟信号Clkin+，所述第二传输门Τ 2的控制信号正相端口接反向输入时钟信号Clkin-; 所述第二传输门T2的输出端和所述第二与非门NANDi的输出端连接并串联所述第十三反 相器1 13后作为所述第三传输门T3的输入，所述第三传输门T3的控制控制信号反相端口接 正向输入时钟信号Clkin+，所述第三传输门1~ 3的控制信号正相端口接反向输入时钟信号 Clkin-；
[0085] 所述第三传输门T3的输出端一方面作为所述第三与非门NAND2的另一个输入，另 一方面于所述第四传输门τ 4的输入端连接；所述第三与非门NAND2的输出端一方面串联 所述第十四反相器114后与所述第四传输门τ 4的输出端连接，另一方面串联所述第十五反 相器115后输出第一启动信号startup ;所述第四传输门Τ4的的控制控制信号反相端口接 正向输入时钟信号Clkin+，所述第四传输门Τ 4的控制信号正相端口接反向输入时钟信号 Clkin-。
[0086] 较佳的，本发明上述实施例中，Enablei为0时有效，与Enable2相反（即Enable；^ 为1时有效）。且电路正常工作时Enabl ei置于1。
[0087] 具体的，本发明上述实施例中，如图5所示，所述电荷泵42包括：第六PM0S管M7、 第七PM0S管M 9、第七NM0S管M8、第八NM0S管M1(l、第九NM0S管Mn、一电流源Ip和一电流沉 IN ;其中，
[0088] 所述输出控制电路输出的时钟信号Clkout+依次串联第十六反相器116、第十七反 相器1 17、第十八反相器118后输出反向时钟信号Clkout+ ;
[0089] -电源VDD接所述电流源Ip的输入端，所述电流源Ip的输出端接分别接所述第 六PM0S管M 7的源极和所述第七PM0S管M9的源极，所述第六PM0S管M7的栅极与所述第七 NM0S管M8的栅极连接并与所述时钟信号Clkout+连接，所述第六PM0S管M7的漏极与所述 第七NM0S管M 8的漏极连接并输出第一电流信号1。2 ;所述第七NM0S管M8的源极与所述第八 NM0S管M1(l的源极连接并与所述电流沉IN的输入端连接，所述电流沉IN的输出端接地；所述 第八NM0S管M 1(l的栅极与所述第七PM0S管M9的栅极连接并与所述反向时钟信号Clkout+ 连接，所述第七PM0S管M 9的漏极和所述第八NM0S管M1(l的漏极连接一方面输出第二电流 信号U，另一方面与所述第九NM0S管M n的漏极连接，所述第九NM0S管Mn的源极接地，所 述第九NM0S管Mn的栅极接所述第一启动信号startup。
[0090] 本发明实施例中，电荷泵环路在工作初始时刻由第一启动信号startup通过Mn对 电荷泵节点V a的放电。在启动结束时刻，与Va反比关系的压控延迟电路控制电压处 于最大值，进而使压控延迟电路产生最小延迟时间，导致整体占空比调制电路输出时钟在 启动结束时刻的输出时钟脉冲宽度达到最大值。电荷泵采用全差分结构，两条支路分别由 正反向输出时钟信号控制。由于使用单一控制信号，消除了传统电荷泵不同控制信号间的 延迟问题，此外，差分结构的使用保证了在整个时钟周期内，电流源Ip电流沉IN均有电流通 路，避免了单端电荷泵充、放电电流的"断流"现象，提高了输出电流的稳定性。且通过使用 相同尺寸M7, M8, M9, M1(l管以及偏置管使电荷泵电流源与电流沉漏极电压与其偏置管漏极电 压相等，从而避免了因沟道调制效应引起的充放电电流失配。
[0091] 本发明具体实施例中，如图6所示，所述二阶低通滤波器43包括：第一电阻Rn、第 二电阻r 12、第一电容c2、第二电容cn和第三电容c12;其中，
[0092] 所述第二电容Cn、所述第一电阻Rn、所述第一电容C 2、所述第二电阻R12和所述第 三电容C12依次串联，所述第二电容c n的另一端接地，所述第三电容c12的另一端接地；
[0093] 所述第二电容Cn和所述第一电阻Rn的连接处一方面与与所述第一电流信号1。 2 连接，另一方面输出第一偏置信号;所述第二电阻R12和所述第三电容c12的连接处一方 面与所述第二电流信号Id连接，另一方面输出第二偏置信号Vd。
[0094] 本发明实施例中，低通滤波器43的作用在于将电荷泵42输出电流信号转化为电 压信号，由于使用结合式电荷泵，故需要两个对称的低通滤波结构。为减少面积的损失，提 出低通滤波器的结构采用带密勒电容的二阶低通滤波器，由电容值相同的C n与C12、C2以及 电阻值相同的与R12组成。该结构可以提供的输入占空比范围更大。它被加在电荷泵输 出两端将电流信号转化为电压信号ν α与ve2，使得να与ve2在同一时间内完成充放电。
[0095] 具体的，所述抖动退化放大器44包括：第八PM0S管M21、第九PM0S管M 23、第十PM0S 管 M27、第i^一 PM0S 管 M29、第十 NM0S 管 M22、第i^一 NM0S 管 M24、第十二 NM0S 管 M25、第十三 NM0S管M26、第十四匪0S管M28、第十五NM0S管M2(l和第三电阻R 2 ;其中，
[0096] 所述第八PM0S管M21的源极接一电源VDD，所述第八PM0S管M21的栅极与所述第 九PM0S管M 23的栅极相连，所述第八PM0S管M21的漏极与所述第十NM0S管M22的漏极连接， 所述第十NM0S管M 22的栅极与所述第十三NM0S管M26的栅极相连，所述第十NM0S管M22的 源极接地；所述第十三NM0S管M 26的源极接地，所述第十三NM0S管M26的漏极与所述第十一 NM0S管M24的源极和所述第十二NM0S管M25的源极连接，所述第i^一 NM0S管M24的栅极和 漏极短接并一方面与所述第一偏置信号连接，另一方面与所述第九PM0S管M 23的漏极连 接，所述第九PM0S管M23的源极接所述电源VDD ;
[0097] 所述电源VDD还与所述第十二NM0S管M25的漏极连接，所述第十二NM0S管M 25的栅 极与所述第十PM0S管M27的栅极连接并与所述第二偏置信号Vu连接；所述第十PM0S管M27 的源极与第三电阻R2连接，所述第三电阻R2的另一端与所述电源VDD连接，所述第十PM0S 管M27的漏极与所述第十四NM0S管M28的漏极连接，所述第十四NM0S管M28的源极接地，所 述第十五NM0S管M 2(l的栅极和漏极短接后与所述第十四NM0S管M28的栅极连接，且与所述 第i PM0S管M29的栅极和漏极连接并输出所述第一电压信号V。^ ;
[0098] 所述第十五NM0S管M2(l的源极接地，所述第^^一 PM0S管M29的源极接所述电源 VDD。
[0099] 本发明上述实施例中，电荷共享效应会使电荷泵节点电压Va产生跳变，影响时钟 信号精度。对于电荷共享效应的抑制，于是在全差分电荷泵的基础上，在电荷泵两条对称支 路之间加一个跟随器电路。跟随器电路由M0S管Μ 21、Μ22、Μ23、Μ24、Μ25和Μ 26组成，其中Μ25为 Va的输入管，Μ24以二极管连接形式对Μ25的漏极电位进行提升，由于Μ 24与Μ25管子尺寸相 同，故= VC2，进而产生电压钳位作用，从而抑制了电荷共享效应。同理，在自偏置环路中 通过抖动退化放大器负反馈作用使Vc；3 = να。
[0100] 为降低电荷泵输出电压的波动，电路设计中采用抖动退化放大器和低通滤波器以 减少电荷输出电压纹波幅度。在电路设计中通过引入低通滤波器可以一定程度上消除高 频杂散的影响，但是低通滤波电容的值不能很大，否则造成面积的损失。于是在ν α与火&1 间设计使用带源级负反馈的共源级电路做抖动退化放大器，减小了输出控制电压的纹波大 小，从而提高整体占空比调制电路特性降低时钟抖动。抖动退化放大器由R 2、Μ27和Μ28组 成，输入电压通过抖动退化放大器的放大，输出为控制电压，以驱动压控延迟线来产 生不同的延迟时间。
[0101] 本发明上述实施例中，如图5所示，所述压控延时电路5包括：反相器51、充放电 电容C1和施密特触发器52 ;
[0102] 所述施密特触发器52用于抑制所述反相器51翻转阈值处引入的噪声。
[0103] 其中，所述反相器51包括：第十二PM0S管M31、第十六NM0S管M 32和第十七NM0S 管M33 ;其中，
[0104] 所述第十二PM0S管M31的源极接高电平，所述第十二PM0S管M31的栅极与所述第 十六NM0S管M 32的栅极连接并接所述反向时钟信号Clkouf ;所述第十二PM0S管M31的漏 极与所述第十六NM0S管M32的漏极连接并与所述充放电电容C1的一端连接，所述充放电电 容C1的另一端接地；所述第十六NM0S管M 32的源极与所述第十七NM0S管M33的漏极连接， 所述第十七NM0S管M33的源极接地，所述第十七NM0S管M 33的栅极与所述第一电压信号火&1 连接。
[0105] 具体的，本发明实施例中，所述施密特触发器52包括：第十三PM0S管M34、第十四 PM0S管M35、第十五PM0S管M36、第十八NM0S管M37、第十九NM0S管M 38，第二十NM0S管M39、 第十九反相器119和第二十反相器1 2〇 ;其中，
[0106] 所述充放电电容C1的非接地端还与所述第十五PM0S管M36的栅极和所述第十八 NM0S管M37的栅极连接，所述第十五PM0S管M36的漏极和所述第十八NM0S管M 37的漏极连 接后与所述第十九反相器119的输入端连接；所述第十五PM0S管M36的源极与所述第十三 PM0S管M34的漏极和所述第十四PM0S管M35的漏极连接，所述第十三PM0S管M 34的源极和 所述第十四PM0S管M35源极连接并连接高电平，所述第十三PM0S管M 34的栅极接地；
[0107] 所述第十八NM0S管M37的源极与所述第十九NM0S管M38的漏极和所述第二十NM0S 管M39的漏极连接，所述第十九NM0S管M38的源极和所述第二十NM0S管M39的源极连接并接 地，所述第十九NM0S管M 38的栅极接高电平；所述第二十NM0S管M39的栅极、所述第十九反 相器119的输出端和所述第十四PM0S管M 35的栅极连接后与所述第二十反相器12(|的输入端 连接，所述第二十反相器12〇的输出端输出所述第二电压信号v delay。
[0108] 本发明上述实施例中，压控延迟电路5通过调节电容Q的充放电时间来实现脉冲 延时，当反向时钟输出信号为低电平时，V E(如图5所示）通过开关管M31充电到电源电压 VDD ;当反向输出时钟信号为高电平时，开关管M32导通，M33管对电容q进行放电，而放电电 流受M 33管的漏电流控制，所以电路的延时由控制。为降低时钟边沿抖动，使用M34、M35、 M36、M37、M38和M39与两个反相器（I 19、I2CI)组成施密特触发器对VE信号进行锁存调整，最终输 出延迟信号V delay。施密特触发器主要有两个作用：第一，由于施密特触发器的翻转电平大于 或小于反相器的阈值电压1/2VDD，所以触发器可以抑制反相器翻转阈值处引入的噪声；第 二，施密特触发器具有正反馈环路，输出信号有更大的边沿增益，从而降低输出时钟抖动。
[0109] 具体的，本发明涉及一种用于13位200MSPS流水线的A/D转换器的时钟占空比调 制电路，其输入频率可调制，范围在20MHz到500MHz，输入时钟占空比可调制，范围在10% 到90%。时钟占空比调制电路基于延迟锁相环原理，包含上升沿检测电路、下降沿检测电 路、输出控制级、启动电路、带二阶滤波的结合式电荷泵以及压控延时线。其中上升沿检测 电路与下降沿检测电路是通过一系列缓冲器、组合逻辑与反馈产生的，对经由后级电路不 断的调制时钟输出信号始终进行边沿检测，输出短脉冲信号，之后，短脉冲信号通过一个由 伪NM0S逻辑组成的输出控制级，产生时钟输出信号；结合式电荷泵将输出信号的占空比偏 差信号转化为电流信号；低通滤波器将电荷泵输出的两路电流信号转化为两个相互跟随的 电压信号，通过单级跨导放大器输出控制信号；最后输出控制信号经过压控延时线进而将 信号调制到50 %的占空比。
[0110] 以上所述是本发明的优选实施方式，应当指出，对于本【技术领域】的普通技术人员 来说，在不脱离本发明所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也 应视为本发明的保护范围。
【权利要求】
1. 一种用于流水线型模数转换器的时钟占空比校准电路，其特征在于，包括： 上升沿检测电路，用于获取低电平窄脉冲信号； 下降沿检测电路，用于获取高电平窄脉冲信号； 输出控制电路，用于根据所述低电平窄脉冲信号和所述高电平窄脉冲信号输出时钟信 号； 电荷泵环路，用于将所述输出时钟信号的占空比偏差信号转化为第一电压信号； 压控延时电路，用于将所述第一电压信号进行延时处理，得到第二电压信号，并输出给 所述上升沿检测电路； 所述上升沿检测电路获取所述第二电压信号的低电平窄脉冲信号，通过所述输出控制 电路输出预设占空比时钟信号。
2. 根据权利要求1所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在 于，所述输出控制电路包括：第一 PMOS管邋）和第一 NMOS管（M2);其中， 所述第一 PMOS管（Μ)的源极接高电平，所述第一 PMOS管（Μ)的栅极接所述上升沿检 测电路的输出端，所述第一 PMOS管（MJ的漏极与所述第一 NMOS管（M2)的漏极连接并输出 所述时钟信号，所述第一 NMOS管（M2)的源极接地，所述第一 NMOS管（M2)的栅极接所述下 将沿检测电路的输出端。
3. 根据权利要求2所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在 于，所述下降沿检测电路包括：第二PMOS管（M P1)、第三PMOS管（MP2)、第二NMOS管（MN1)、第 一反相器（^、第二反相器（1 2)、第三反相器（13)、第四反相器（14)、第五反相器（15)、第六 反相器（1 6)、第七反相器（17)以及第一或非门（NOR);其中， 反向输入时钟信号（ClkirT) 一方面与所述第三反相器（13)连接，另一方面串联所述第 一反相器（Ii)、第二反相器（12)，所述第二反相器（12)的输出端与所述第三PMOS管（M P2)的 栅极连接，所述第三PMOS管（MP2)的源极接高电平，所述第三PMOS管（M P2)的漏极与所述第 二PMOS管（MP1)的源极连接，所述第二PMOS管（MP1)的漏极和所述第二NMOS管（M N1)的漏 极连接并与所述第七反相器（17)的输入端连接，所述第二NMOS管（MN1)的源极接地；所述 第七反相器（1 7)的输出端与所述第一或非门（NOR)的输入端连接，所述第一或非门（NOR) 的另一输入端与所述第三反相器（1 3)的输出端连接；所述第一或非门（NOR)的输出端与所 述第一 NMOS管（M2)的栅极连接； 所述输出控制电路输出的时钟信号（Clkout+)串联所述第四反相器（14)、第五反相器 (15)和第六反相器（16)后与所述第二PMOS管（MP1)的栅极和所述第二NMOS管（M N1)的栅 极连接，所述第二PMOS管（MP1)的栅极和所述第二NMOS管（MN1)的栅极相连。
4. 根据权利要求2所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在 于，所述上升沿检测电路包括：第四PMOS管（M p3)、第三NMOS管（MJ、第四NMOS管（Mn3)、第 五NMOS管（Mn4)、第八反相器（1 8)、第九反相器（19)、第十反相器（11(|)、第十一反相器（In)、 第十二反相器（1 12)和第一与非门（NAND);其中， 所述输出控制电路输出的时钟信号（Clkout+)串联所述第十反相器（11(|)、第十一反相 器（In)和第十二反相器（112)后连接所述第四PMOS管（Mp3)的栅极和所述第三NMOS管 (MJ栅极，所述第四PMOS管（M p3)的栅极和所述第三NMOS管（Mn2)栅极相连；所述第四 PMOS管（Mp3)的源极接高电平，所述第四PMOS管（Mp3)的漏极与所述第三NMOS管（M n2)的 漏极连接并与所述第九反相器（I9)的输入端连接；所述第九反相器（I9)的输出端与所述第 一与非门（NAND)的输入端连接；所述第一与非门（NAND)的另一输入端与正向输入时钟信 号（Clkin+)及所述第二电压信号（V delay)连接，所述第一与非门（NAND)的输出端与所述第 一 PMOS管（Ml)的栅极连接； 所述第三NMOS管（Mn2)的源极与所述第四NMOS管（Mn3)的漏极连接，所述第四NMOS管 (Mn3)的源极与所述第五NMOS管（Mn4)的漏极连接，所述第五NMOS管（Mn4)的源极接地；所述 第五NMOS管（M n4)的栅极接第一使能控制信号（Enable^，所述正向输入时钟信号（Clkin+) 及所述第二电压信号（V delay)连接所述第八反相器（18)后与所述第四NMOS管（Mn3)的栅极 连接。
5. 根据权利要求1所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在 于，所述电荷泵环路包括：启动电路，电荷泵，二阶低通滤波器以及抖动退化放大器；其中， 所述启动电路用于对结合式电荷泵的初始状态进行设置； 所述电荷泵用于将所述输出控制电路输出的时钟信号的占空比偏差信号转化为两个 电流信号； 所述二阶低通滤波器用于将所述电荷泵输出的两个电流信号转化为相互跟随的电压 信号； 所述抖动退化放大器用于将所述相互跟随的电压信号转化为所述第一电压信号。
6. 根据权利要求5所述的用于流水线型模数转换器的时钟占空比校准电路，其特征 在于，所述启动电路包括：第二或非门（N0RJ、第二与非门（NANDJ、第三与非门（NAND 2)、第 十三反相器（113)、第十四反相器（114)、第十五反相器（1 15)、第一传输门（1\)、第二传输门 (τ2)、第三传输门（τ3)和第四传输门（τ 4);其中， 所述输出控制电路输出的时钟信号（Clkout+)和第二使能控制信号（Enable2)作为第 二或非门（N0RJ的输入，所述第二或非门（NOR)的输出一方面作为第二与非门（NANDJ的 一个输入，另一方面也作为所述第三与非门（NAND 2)的一个输入； 一电源（VDD)接所述第一传输门（1\)的输入端，所述第一传输门（1\)的控制信号反相 端口接正向输入时钟信号（Clkin+)，所述第一传输门（1\)的控制信号正相端口接反向输入 时钟信号（Clkin-)，所述第一传输门（1\)的输出端与所述第二传输门（T 2)的输入端连接并 与所述第二与非门（NAND)的另一个输入端连接，所述第二传输门（Τ2)的控制控制信号反 相端口接正向输入时钟信号（Clkin+)，所述第二传输门（Τ 2)的控制信号正相端口接反向输 入时钟信号（Clkin-);所述第二传输门（Τ2)的输出端和所述第二与非门（NAND)的输出端 连接并串联所述第十三反相器（1 13)后作为所述第三传输门（T3)的输入，所述第三传输门 (Τ3)的控制控制信号反相端口接正向输入时钟信号（Clkin+)，所述第三传输门（Τ 3)的控制 信号正相端口接反向输入时钟信号（Clkin-); 所述第三传输门（T3)的输出端一方面作为所述第三与非门（NAND2)的另一个输入，另 一方面于所述第四传输门（τ4)的输入端连接；所述第三与非门（NAND2)的输出端一方面串 联所述第十四反相器（1 14)后与所述第四传输门（τ4)的输出端连接，另一方面串联所述第 十五反相器（115)后输出第一启动信号（startup);所述第四传输门（Τ 4)的的控制控制信号 反相端口接正向输入时钟信号（Clkin+)，所述第四传输门（Τ4)的控制信号正相端口接反向 输入时钟信号（Clkin-)。
7. 根据权利要求6所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在 于，所述电荷泵包括：第六PMOS管（M7)、第七PMOS管（M 9)、第七NMOS管（M8)、第八NMOS管 (M1Q)、第九NMOS管（M n)、一电流源（Ip)和一电流沉（IN);其中， 所述输出控制电路输出的时钟信号（Clkout+)依次串联第十六反相器（116)、第十七反 相器（117)和第十八反相器（118)后输出反向时钟信号（cikoutl ; 一电源（VDD)接所述电流源（Ip)的输入端，所述电流源（Ip)的输出端接分别接所述第 六PMOS管（M7)的源极和所述第七PMOS管（M9)的源极，所述第六PMOS管（M 7)的栅极与所 述第七NMOS管（M8)的栅极连接并与所述时钟信号（Clkout+)连接，所述第六PMOS管（M 7) 的漏极与所述第七NMOS管（M8)的漏极连接并输出第一电流信号（1。2);所述第七匪OS管 (M 8)的源极与所述第八NMOS管（M1CI)的源极连接并与所述电流沉（IN)的输入端连接，所述 电流沉（I N)的输出端接地；所述第八NMOS管（M1CI)的栅极与所述第七PMOS管（M9)的栅极连 接并与所述反向时钟信号（Clkout+)连接，所述第七PMOS管（M 9)的漏极和所述第八NMOS 管（M1CI)的漏极连接一方面输出第二电流信号（1。^，另一方面与所述第九NMOS管（Mn)的 漏极连接，所述第九NMOS管（M n)的源极接地，所述第九NMOS管（Mn)的栅极接所述第一启 动信号（startup) 〇
8. 根据权利要求7所述的用于流水线型模数转换器的时钟占空比校准电路，其特征 在于，所述二阶低通滤波器包括：第一电阻（Rn)、第二电阻（R 12)、第一电容（C2)、第二电容 (Cn)和第三电容（C12);其中， 所述第二电容（Cn)、所述第一电阻（Rn)、所述第一电容（C2)、所述第二电阻（R 12)和所 述第三电容（C12)依次串联，所述第二电容（Cn)的另一端接地，所述第三电容（C12)的另一 端接地； 所述第二电容（cn)和所述第一电阻（Rn)的连接处一方面与与所述第一电流信号 (1。2)连接，另一方面输出第一偏置信号;所述第二电阻（R12)和所述第三电容（C 12)的 连接处一方面与所述第二电流信号（IJ连接，另一方面输出第二偏置信号（VJ。
9. 根据权利要求8所述的用于流水线型模数转换器的时钟占空比校准电路，其特征在 于，所述抖动退化放大器包括：第八PMOS管（M 21)、第九PMOS管（M23)、第十PMOS管（M27)、第 i^一 PMOS 管（M29)、第十 NMOS 管（M22)、第i^一 NMOS 管（M24)、第十二 NMOS 管（M25)、第十三 NMOS管（M26)、第十四NMOS管（M28)、第十五NMOS管（MJ和第三电阻（R 2);其中， 所述第八PMOS管（M21)的源极接一电源（VDD)，所述第八PMOS管（M21)的栅极与所述 第九PMOS管（M23)的栅极相连，所述第八PMOS管（M21)的漏极与所述第十NMOS管（M 22)的 漏极连接，所述第十NMOS管（M22)的栅极与所述第十三NMOS管（M26)的栅极相连，所述第十 NMOS管（M22)的源极接地；所述第十三NMOS管（M26)的源极接地，所述第十三NMOS管（M 26) 的漏极与所述第十一 NMOS管（M24)的源极和所述第十二NMOS管（M25)的源极连接，所述第 十一 NMOS管（M24)的栅极和漏极短接并一方面与所述第一偏置信号（VJ连接，另一方面与 所述第九PMOS管（M 23)的漏极连接，所述第九PMOS管（M23)的源极接所述电源（VDD); 所述电源（VDD)还与所述第十二NMOS管（M25)的漏极连接，所述第十二NMOS管（M25) 的栅极与所述第十PMOS管（M27)的栅极连接并与所述第二偏置信号（VJ连接；所述第十 PMOS管（M27)的源极与第三电阻（R2)连接，所述第三电阻（R2)的另一端与所述电源（VDD) 连接，所述第十PMOS管（M 27)的漏极与所述第十四NMOS管（M28)的漏极连接，所述第十四 NMOS管（M28)的源极接地，所述第十五NMOS管（MJ的栅极和漏极短接后与所述第十四NMOS 管（M28)的栅极连接，且与所述第十一 PM0S管（M29)的栅极和漏极连接并输出所述第一电压 信号（W ; 所述第十五NM0S管（MJ的源极接地，所述第十一 PM0S管（M29)的源极接所述电源 (VDD)。
10. 根据权利要求9所述的用于流水线型模数转换器的时钟占空比校准电路，其特征 在于，所述压控延时电路包括：反相器、充放电电容（C1)和施密特触发器； 所述施密特触发器用于抑制所述反相器翻转阈值处引入的噪声。
11. 根据权利要求10所述的用于流水线型模数转换器的时钟占空比校准电路，其特征 在于，所述反相器包括：第十二PM0S管（M 31)、第十六NM0S管（M32)和第十七NM0S管（M33); 其中， 所述第十二PM0S管（M31)的源极接高电平，所述第十二PM0S管（M31)的栅极与所述第 十六NM0S管（M32)的栅极连接并接所述反向时钟信号（Clkouf);所述第十二PM0S管（M31) 的漏极与所述第十六NM0S管（M 32)的漏极连接并与所述充放电电容（Cl)的一端连接，所 述充放电电容（C1)的另一端接地；所述第十六NM0S管（M 32)的源极与所述第十七NM0S管 (M33)的漏极连接，所述第十七NM0S管（M 33)的源极接地，所述第十七NM0S管（M33)的栅极 与所述第一电压信号（Xtal)连接。
12. 根据权利要求11所述的用于流水线型模数转换器的时钟占空比校准电路，其特征 在于，所述施密特触发器包括：第十三PM0S管（M 34)、第十四PM0S管（M35)、第十五PM0S管 (M36)、第十八NM0S管（M 37)、第十九NM0S管（M38)，第二十NM0S管（M39)、第十九反相器（1 19) 和第二十反相器（U ;其中， 所述充放电电容（C1)的非接地端还与所述第十五PM0S管（M36)的栅极和所述第十八 NM0S管（M37)的栅极连接，所述第十五PM0S管（M36)的漏极和所述第十八NM0S管（M 37)的 漏极连接后与所述第十九反相器（119)的输入端连接；所述第十五PM0S管（M 36)的源极与所 述第十三PM0S管（M34)的漏极和所述第十四PM0S管（M35)的漏极连接，所述第十三PM0S管 (M 34)的源极和所述第十四PM0S管（M35)源极连接并连接高电平，所述第十三PM0S管（M34) 的栅极接地； 所述第十八NM0S管（M37)的源极与所述第十九NM0S管（M38)的漏极和所述第二十 NM0S管（M39)的漏极连接，所述第十九NM0S管（M38)的源极和所述第二十NM0S管（M 39)的 源极连接并接地，所述第十九NM0S管（M38)的栅极接高电平；所述第二十NM0S管（M 39)的 栅极、所述第十九反相器（119)的输出端和所述第十四PM0S管（M35)的栅极连接后与所述第 二十反相器（U的输入端连接，所述第二十反相器（U的输出端输出所述第二电压信号 (Vdelay) ?
【文档编号】H03M1/10GK104124968SQ201410384397
【公开日】2014年10月29日 申请日期:2014年8月6日 优先权日:2014年8月6日
【发明者】蒋樱子, 朱樟明, 刘敏杰, 董嗣万 申请人:西安电子科技大学