半导体装置制造方法
【专利摘要】本发明涉及一种半导体装置。提供了一种能够精确控制内部时钟信号周期的半导体装置。该半导体装置通过使用在完成了N次比较时从异步逐次逼进型ADC的顺序寄存器输出的信号，来检测当时段从比较时段转变为采样时段时信号及其延迟信号是否被输出，并且基于检测结果，通过控制延迟电路的延迟时间来生成用于控制内部时钟信号的周期的延迟控制信号。
【专利说明】半导体装置
[0001] 相关申请的交叉引用
[0002] 2013年8月7日提交的包括说明书、附图和摘要的日本专利申请No. 2013-164053 的公开的全部公开内容通过引用合并于此。
【技术领域】
[0003] 本发明涉及半导体装置，并且适当地用于例如包括异步逐次逼近型A/D(模拟/数 字）转换器的半导体装置。
【背景技术】
[0004] 同步逐次逼近型A/D转换器可以用相对简单电路配置来实现，但是需要在A/D转 换的过程中振荡多次的时钟信号。然而，在高速系统芯片中，很少获得具有系统时钟信号的 频率几倍至几十倍的频率的时钟信号。
[0005] 因此，提出了一种异步逐次逼近型A/D转换器，该异步逐次逼近型A/D转换器使用 延迟电路通过自循环来生成内部时钟信号，并且与内部时钟信号同步地进行操作。例如， 当延迟电路由串联耦合的多级反相器构成时，延迟电路的延迟时间在温度、处理、电源电压 等的条件下波动。当延迟时间过大时，内部时钟信号的周期变得过大，并且因此，无法执行 期望次数的比较操作。另外，当延迟时间过小时，外围电路的操作无法遵循该内部时钟。然 后，日本专利特开No. 2011-61597提出了一种用于利用计数器来对内部时钟信号的下降沿 的数目进行技术并且基于该计数值来控制延迟电路的延迟时间的方法。
【发明内容】
[0006] 然而，在日本专利特开No. 2011-61597中，因为对内部时钟信号的下降沿的数目 进行计数，所以无法准确地控制延迟时间（参见图15A和图15B)。
[0007] 从对本说明书和伴随的附图的描述中，本发明的其他目的和新的特征将变得显而 易见。
[0008] 根据实施例，通过使用在完成n次比较时从顺序寄存器输出的第n个信号，检测当 时段从比较时段转变为采样时段时是否输出第n个信号，并且基于该检测结果来控制内部 时钟信号的周期。
[0009] 根据该实施例，可以准确地控制内部时钟信号的周期。
【专利附图】
【附图说明】
[0010] 图1是示出根据本申请的第一实施例的无线通信半导体装置的配置的框图；
[0011] 图2是示出在图1中示出的接收系统模拟电路的配置的电路框图；
[0012] 图3是示出在图2中示出的ADC的配置的框图；
[0013] 图4是示出在图3中示出的异步逐次逼近型ADC的配置的电路框图；
[0014] 图5A至图5G是示出在图1至图4中示出的ADC的操作的时序图；
[0015]图6是示出在图4中示出的顺序寄存器的配置的电路框图；
[0016]图7是示出在图4中示出的位控制寄存器的配置的电路框图；
[0017]图8是示出在图4中示出的内部时钟生成电路的配置的电路框图；
[0018] 图9是示出在图8中示出的延迟电路的配置的电路图；
[0019] 图10是示出在图3中示出的延迟控制电路的操作的视图；
[0020] 图11是示出在图3中示出的延迟控制电路的操作的另一视图；
[0021] 图12A至图12F是示出在图1至图4中示出的ADC的延迟控制动作的时序图；
[0022] 图13A至图13F是示出在图1至图4中示出的ADC的延迟控制动作的时序图；
[0023] 图14A和图14B是用于图示在图1至图4中示出的ADC的延迟控制的限制的时序 图；
[0024] 图15A和图15B是用于图示在第一实施例的比较示例中的延迟控制的限制的时序 图；
[0025] 图16是示出根据本申请的第二实施例的ADC的配置的电路框图；
[0026] 图17是示出根据本申请的第三实施例的ADC的配置的电路框图；
[0027] 图18是示出根据本申请的第四实施例的ADC的配置的电路框图；
[0028] 图19是示出在图18中示出的加法/减法电路的配置的电路框图；
[0029] 图20是示出在图19中示出的信号F1和F2与信号AC1和AC0之间关系的视图；
[0030] 图21是示出根据本申请的第五实施例的ADC的配置的电路框图；
[0031] 图22是示出在图21中示出的ADC的操作的视图；
[0032] 图23是示出根据本申请的第六实施例的ADC的配置的电路框图；
[0033] 图24是示出在图23中示出的异步逐次逼近型ADC的内部时钟生成电路中所包括 的延迟电路的配置的电路图；
[0034] 图25是示出根据本申请的第七实施例的包括在ADC中的顺序寄存器的配置的电 路框图；
[0035] 图26A和图26B是示出包括在图25中示出的顺序寄存器的ADC的操作的时序图；
[0036] 图27是示出根据本申请的第八实施例的ADC的配置的电路框图；
[0037] 图28是示出在图27中示出的加法/减法电路配置的电路框图；以及
[0038] 图29是示出在图27中示出的延迟控制电路的操作的视图。
【具体实施方式】
[0039][第一实施例]
[0040]如图1所示，根据本申请的第一实施例的无线通信半导体装置1包括振荡器2、接 收系统模拟电路3、传输系统模拟电路4、A/D接口电路（ADI) 5、RF(射频）核心6和CPU(中 央处理单元）7。振荡器2生成具有预定的频率的振荡信号，并且将该振荡信号供应到接收 系统模拟电路3。
[0041]接收系统模拟电路3包括LNA(低噪声放大器）10、混频器11、BPF(带通滤波 器）12、ADC(摸拟到数字转换器）13和14、以及VC0 (压控振荡器）15和16。传输系统模拟 电路4包括DAC(数字到模拟转换器）17和18、LPF(低通滤波器）19、混频器20和功率放 大器21。
[0042]VC015基于由振荡器2生成的振荡信号来生成本振信号，并且将该本振信号供应 到混频器11和20。VC016基于由VC015生成的本振信号来生成时钟信号，并且将该时钟信 号供应到ADC13和14。
[0043]A/D接口电路5在模拟电路3和4与RF核心6之间传送和接收信号。RF核心6 执行在模拟电路3和4与CPU7之间所需要的信号处理，并且用作其之间的桥。CPU7与系统 时钟信号SCLK同步地执行算术处理。
[0044] 在接收期间，用天线（未示出）接收到的RF信号RFP和RFN由LNA10进行放大、 由混频器11进行下转换，其不需要的频率分量由BPF12移除，并且由ADC13和14将RF信 号RFP和RFN转换为数字信号。由ADC13和14生成的数字信号经由A/D接口电路5和RF 核心6被发送到CPU7,并且转换成例如音频信号和图像信号。
[0045] 在传送期间，由CPU7处理的数字信号由DAC17和18转换为模拟信号，其不需要的 频率分量由LPF19移除，该数字信号由混频器20进行上转换、由功率放大器21进行放大， 并且经由天线（未示出）进行传送。
[0046] 图2是示出接收系统模拟电路3的配置的电路框图。同时，为了简化附图和描述， 图2示出了单端信号输入/输出配置的电路图，而图1示出了差分信号输入/输出配置的 电路图。另外，A/D接口电路5的图示被省略。
[0047] 在图2中，天线22接收具有频率fin(几百MHz至几GHz频带）的RF信号。接收 到的RF信号由LNA10放大，并且然后被输入到混频器11a和lib。混频器11a和lib通过 使用具有由VC015生成的频率fvco(几百MHz至几GHz频带）的本振信号CLKMX来执行混 频，并且将RF信号转换为低频频带（等于或者小于几MHz)的信号VII和VI2。
[0048] 然而，由于混频器11a和lib的输出信号包括与期望信号VII和VI2不同的频带的 信号，所以除了信号VII和VI2附近频带的信号以外的信号通过BPF12来衰减。通过BPF34 的信号VII和VI2分别地被输入到ADC13和14,并且被转换为数字信号D01和D02。
[0049] 在这里，ADC13包括异步逐次逼近型ADC(SARADC)25和延迟控制电路26。异步逐 次逼近型ADC25与具有由VC016生成的频率fvco2 (几MHz至几十MHz)的时钟信号CLKIN 同步地执行A/D转换。异步逐次逼近型ADC25在时钟信号CLKIN处于"H"电平的采样时段 中对信号VII进行采样，并且在时钟信号CLKIN处于"L"电平的比较时段中将信号VII转 换为多位数字信号D01。
[0050] 异步逐次逼近型ADC25响应于时钟信号CLKIN从"H"电平改变为"L"来生成内部 时钟信号，并且与内部时钟信号同步地执行A/D转换。异步逐次逼近型ADC25与内部时钟 信号的多个前沿同步地执行多次比较，并且基于比较结果来将信号VII转换为多位数字信 号D01。
[0051] 在异步逐次逼近型ADC25内部使用延迟电路通过自循环来生成内部时钟信号。因 为该延迟电路的延迟时间如【背景技术】中描述的在温度、处理、电源电压等的条件下显著地 波动，所以需要一种控制符合条件中的波动的延迟时间的电路配置。在第一实施例中，提 供了延迟控制电路26,该延迟控制电路26检测指示逐次逼近完成的信号F1和时钟信号 CLKIN的上升沿的定时，并且自动地控制在内部时钟生成电路内部的延迟电路的延迟时间。
[0052] 类似地，ADC14包括异步逐次逼近型ADC(SARADC) 27和延迟控制电路28。异步逐 次逼近型ADC27与由VC016生成的时钟信号CLKIN同步地执行A/D转换。异步逐次逼近型 ADC27在时钟信号CLKIN处于"H"电平的采样时段中对信号VI2进行采样，并且在时钟信号CLKIN处于"L"电平的比较时段中将信号VI2转换为多位数字信号D02。
[0053] 异步逐次逼近型ADC27响应于时钟信号CLKIN从"H"电平改变为"L"电平来生成 内部时钟信号，并且与内部时钟信号同步地执行A/D转换。异步逐次逼近型ADC27与内部 时钟信号的多个前沿同步地执行多次比较，并且基于比较结果来将信号VI2转换为多位数 字信号D02。
[0054] 在异步逐次逼近型ADC27内部使用延迟电路通过自循环来生成内部时钟信号。因 为该延迟电路的延迟时间如【背景技术】中描述的在温度、处理、电源电压等的条件下显著波 动，所以需要一种对于根据所述条件中的波动的延迟时间进行控制的电路配置。在第一实 施例中，提供了延迟控制电路28，该延迟控制电路28检测指示逐次逼近的完成的信号F1和 时钟信号CLKIN的上升沿的定时，并且自动地控制在内部时钟生成电路内部的延迟电路的 延迟时间。
[0055] 图3是示出ADC13配置的框图。在图3中，ADC13包括异步逐次逼近型ADC25和 延迟控制电路26。异步逐次逼近型ADC25响应于时钟信号从"H"电平改变为"L"电平来生 成内部时钟信号，并且与内部时钟信号同步地将信号VII转换为数字信号D01。当逐次逼近 完成时，异步逐次逼近型ADC25使信号F1从"L"电平上升为"H"电平。此外，异步逐次逼 近型ADC25根据延迟控制信号DCNT来修改内部时钟信号的周期。
[0056] 延迟控制电路26包括延迟电路30、加法/减法电路31和定时检测电路32。延迟 电路30使来自异步逐次逼近型ADC25的信号F1延迟预定的时间延迟。在信号F1从"L" 电平上升到"H"电平之后的预定时间中，延迟电路30的输出信号F2从"L"电平上升到"H" 电平。
[0057] 加法/减法电路31基于信号F1和F2以及前一周期的延迟控制信号DCNT来生成 K位的延迟控制信号DCNTN。定时检测电路32响应于时钟信号CLKIN的上升沿来保持和输 出延迟控制信号DCNTN。定时检测电路32的输出信号用作延迟控制信号DCNT。
[0058] 如果当时钟信号CLKIN从"L"电平上升到"H"电平，并且比较时段完成时，检查信 号F1和信号F2的逻辑电平，则可以看到逐次逼近的完成的定时是否是适当的。
[0059] 例如，当信号F1和F2二者在时钟信号CLKIN从"L"电平上升为"H"电平并且比 较时段结束时处于"L"电平时，逐次逼近还没有完成。在该情况下，因为内部时钟信号的周 期过长，所以该延迟控制信号DCNT被生成为使得内部时钟信号的周期变短。
[0060] 相反，如果信号F1和F2二者在时钟信号CLKIN从"L"电平上升为"H"电平并且 比较时段结束时处于"H"电平，则逐次逼近的完成过早。在该情况下，因为内部时钟信号的 周期过短，所以延迟控制信号DCNT被生成为使得内部时钟信号的周期变长。
[0061] 此外，如果信号F1和F2在时钟信号CLKIN从"L"电平上升为"H"电平并且比较 时段结束时分别处于"H"电平和"L"电平，则逐次逼近的定时在可容许的范围内。在该情 况下，因为内部时钟信号的周期在可容许的范围内，所以该延迟控制信号DCNT被生成为使 得内部时钟信号的周期被维持。稍后将详细描述用于控制延迟的方法。
[0062] 图4是示出异步逐次逼近型ADC25的配置的电路框图，并且图5A至图5G是示出 异步逐次逼近型ADC25的操作的时序图。在图4中，异步逐次逼近型ADC25包括DAC40、比 较器41、锁存电路42、异或门43、顺序寄存器44、位控制寄存器45、输出寄存器46和内部时 钟生成电路47。
[0063]DAC40在异步逐次逼近流程中在采样时段和比较时段之间起不同的作用。DAC40 在图5A示出的时钟信号CLKIN处于"H"电平的采样时段中对输入信号VI1P和VI1N的电 压值进行采样。此外，在时钟信号CLKIN处于"L"电平的比较时段中，DAC40基于采样的输 入信号VI1P和VI1N以及基准电压VRP和VRN，来从位控制寄存器45生成对应于N位控制 信号B的比较电压D0P和DON。
[0064] 同时，虽然图4示出了DAC40是电容DAC的情况，但是DAC40可以是电阻DAC，或者 可以是电容DAC和电阻DAC的组合，或者可以具有任何配置。另外，虽然图4示出了DAC40 具有差分信号输入/输出类型的情况，但是DAC40可以具有单端信号输入/输出类型。
[0065] 在图5B中示出的内部时钟信号CLKC0MP处于"H"电平的时段中，比较器41在 比较电压D0P和DON的高度之间进行比较，并且基于比较结果来输出信号L0P和L0N。当 D0P>D0N保持时，信号L0P和L0N分别被设置为"H"和"L"电平。当D0P〈D0N保持时，信号 L0P和L0N分别被设置为"L"和"H"电平。
[0066] 另外，比较器41在内部时钟信号CLKC0MP处于"L"电平的时段期间被重置。此时， 信号L0P和L0N二者在为下一比较操作作准备时被设置为"H"电平（电源电压）或者"L" 电平（地电压）。虽然图4示出了比较器41具有差分信号输入/输出类型的情况，但是比 较器41可以具有单端信号输入/输出类型。
[0067] 同时，在时钟信号CLKIN处于"H"电平的采样时段中，因为内部时钟信号CLKC0MP 被固定为"L"电平，所以总是使比较器41在采样时段中处于重置状态。
[0068] 当内部时钟信号CLKC0MP从"H"改变为"L"电平时，锁存电路42接受比较器41 的输出信号L0P和L0N，并且至少在内部时钟信号CLKC0MP从"L"电平改变为"H"电平之前 保持这些信号L0P和L0N的值。将锁存电路42的输出信号中的任何一个信号（在该视图 中的信号L0N)作为比较结果信号C0MP0UT供应到位控制寄存器45。
[0069]异或门43输出比较器41的输出信号L0P和L0N的异或信号VALID。在内部时钟 信号CLKC0MP处于"L"电平的时段中，因为比较器41的输出信号L0P和L0N二者被重置为 "H"电平（或者"L"电平），所以信号VALID变为"L"电平。
[0070] 在内部时钟信号CLKC0MP从"L"电平转变为"H"电平之后，由比较器41进行确 定，并且当比较器41的输出信号L0P和L0N被确定为"H"电平和"L"电平、或者"L"电平 和"H"电平时，该信号VALID变为"H"电平。信号VALID从"L"电平改变为"H"电平意味 着由比较器41进行的比较完成，并且该信号VALID被供应到顺序寄存器44和内部时钟生 成电路47。
[0071] 同时，虽然图4示出了锁存电路42具有差分信号输入/输出类型的情况，但是锁 存电路42可以具有单端信号输入/输出类型。此外，锁存电路42可以是其输出仅在时钟 信号的边缘位置处改变的边缘触发型、或输入信号在"开"时段中通过的透明型中的任何一 个。
[0072] 在锁存电路42之后的信号处理流程主要地被划分为两个类型。一个是经由位控 制寄存器45从顺序寄存器44到DAC40的逐次逼近处理流程。另一个是从内部时钟生成电 路47到比较器41的内部时钟生成流程。在下文中，将描述各个信号处理流程。
[0073] 首先，将描述经由位控制寄存器45的从顺序寄存器44到DAC40的逐次逼近处理 流程。顺序寄存器44是用于控制要执行N次比较的比较次数的电路。顺序寄存器44包括 反相器50和51以及如图6所示的串联耦合的N个触发器（FF) 52。触发器52具有正边缘 触发类型。反相器50将"H"电平的信号供应到第一级的触发器52的数据输入端子。信号 VALID被供应到每个触发器52的时钟端子。时钟信号CLKIN由反相器51反相，并且被供应 到每个触发器52的重置端子。触发器52的N个级分别输出信号SB[N-1]至SB[0]。
[0074] 在时钟信号CLKIN处于"H"电平的采样时段中，所有触发器52处于重置状态，并 且其输出信号被固定为"L"电平。在时钟信号CLKIN处于"L"电平的比较时段中，如图5A 至5F所示，每当信号VALID从"L"电平转变为"H"电平时，信号SB[N-1]至SB[0]逐个地 逐次从"L"电平改变为"H"电平。
[0075] 图7是示出位控制寄存器45的配置的电路图。在图7中，位控制寄存器45包括 反相器60和61、N个触发器（FF) 62、逻辑电路63和N个锁存电路68。逻辑电路63包括反 相器64、（N-1)组反相器65、或非门66以及或门67。
[0076] 时钟信号CLKIN由反相器60反相，并且被供应到每个触发器62的重置端子。信 号SB[N-1]至SB[0]分别地被供应到N个触发器62的时钟端子。信号C0MP0UT由反相器 61反相，并且被供应到第[N-1]级（第一级）的触发器62的数据输入端子，并且还被直接 供应到其他触发器62中的每一个的数据输入端子。每个触发器62的输出信号被供应到逻 辑电路63。
[0077] 逻辑电路63基于N个触发器62的输出信号和信号SB[N_1]至SB[0]来生成信号 B[N-1]至B[0]。反相器64反相第[N-1]级的触发器62的输出信号以生成信号B[N-1]。 (N-1)个反相器65分别地反相信号SB[N-1]至SB[1]。（N-1)个或非门66中的每一个的一 个输入节点分别接收（N-1)个反相器65中的每一个的输出信号，并且其另一输入节点分别 接收信号SB[N-2]至SB[0]中的每一个。
[0078] (N-1)个或门67中的每一个的一个输入节点分别接收（N-1)个或非门中的每一个 的输出信号，并且另一输入节点分别接收第[N-2]级到第[0]级的触发器62中的每一个的 输出信号，并且或门67的输出信号分别用作信号B[N-2]至B[0]。
[0079] 信号B[N_1]至B[0]中的每一个分别被供应到N个锁存电路68中的每一个的输入 端子。掉电信号被供应到每个锁存电路68的重置端子。时钟信号CLKIN被供应到每个 锁存电路68的时钟端子。N个锁存电路68的输出信号分别用作数据信号D[N-1]至D[0]。
[0080] 在时钟信号CLKIN处于"H"电平的采样时段中，所有N个触发器62处于重置状态， 并且其所有输出信号处于"L"电平。N个触发器62的输出信号被输入到逻辑电路63。逻 辑电路63生成位控制信号B[N-1]至B[0]。在第一比较期间，仅信号B[N-1]被设置为"H" 电平，并且所有的其余信号B[N-2]至B[0]被设置为"L"电平。
[0081] 另一方面，当时钟信号CLKIN从"L"电平预先转变为"H"时，N个锁存电路68保 持位控制信号B[N-1]至B[0]作为A/D转换结果信号D[N-1]至D[0]。
[0082] 当时钟信号CLKIN从"H"电平转变为"L"电平，并且该状态从采样时段切换为比 较时段时，每个触发器62的重置状态被释放。然而，此时，因为信号B[N-1]至B[0]仍然没 有改变，所以信号B[N-1]至B[0]不改变。
[0083] 另一方面，每个锁存电路68变为开状态，并且输出信号D[N_1]至D[0]的值被更 新为与信号B[N-1]至B[0]相同的值。也就是说，仅信号D[N-1]变为"H"电平（"1"），并 且所有其他的信号D[N-2]至D[0]变为处于"L"电平（"0"）。此外，在DAC40中，从输入 信号VI1P和VI1N以及基准电压VRP和VRN生成对应于位控制码B[N-1]至B[0]的输出电 压DOP和DON。
[0084] 在时钟信号CLKIN从"H"电平转变为"L"电平之后，内部时钟信号CLKC0MP被延 迟如图5A和图5B中示出的AD1，并且从"L"电平转变为"H"电平，并且然后通过比较器 41进行比较。当比较器41的输出信号L0P和L0N分别变为"H"电平和"L"电平、或者"L" 电平和"H"电平时，异或门43的输出信号VALID从"L"电平转变为"H"电平。
[0085] 因为信号VALID被输入到如图6所示的顺序寄存器44的所有触发器52的时钟端 子，所以当信号VALID从"L"电平转变为"H"电平时，通过所有触发器52执行信号捕捉操 作。此时，因为仅第[N-1]级（第一级）的触发器52接受"H"电平的信号，并且其他触发 器52中的每一个接受"L"电平的信号，所以仅信号SB[N-1]从"L"电平转变为"H"电平。
[0086] 当信号SB[N-1]从"L"电平转变为"H"电平时，图7的位控制寄存器45的第[N-1] 级的触发器62接受比较结果信号C0MP0UT的反相信号，并且根据比较结果，信号B[N-1]被 维持在"H"电平或者转变为"L"电平。
[0087] 另一方面，"H"电平的信号SB[N_1]也被输入到逻辑电路63。此时，因为信号 SB[N-2]仍然处于"L"电平，所以信号B[N-2]从"L"电平转变为"H"电平。
[0088] 在DAC40中，用于下一比较的输出电压D0P和DON由位控制码B重新生成，位控制 码B将更新的信号B[N-1]和B[N-2]设置为"H"电平，并且将所有的信号B[N-3]至B[0] 设置为"L"电平。
[0089] 在下文中，重复处理序列，包括由比较器41进行的比较、由锁存电路42进行锁存、 由异或门43生成信号VALID、由顺序寄存器53更新顺序控制码SB、由位控制寄存器45更 新控制码B、由DAC40生成比较电压、由比较器41进行比较等。这些处理被执行，直至信号 C0MP0UT由第[0]级（末级）的触发器62接受，即直至最小位的比较完成。
[0090] 接下来，将描述从内部时钟生成电路47至比较器41的内部时钟生成流程。图8 是示出内部时钟生成电路47的配置的电路框图。在图8中，内部时钟生成电路47包括延 迟电路70至72、触发器73、或非门74和76、以及与非门75和77。
[0091] 延迟电路70至72的各个延迟时间可由K位延迟控制信号DCNT来控制。时钟信 号CLKIN经由延迟电路70被供应到或非门74的一个输入节点，并且也被供应到或非门76 的一个输入节点。信号F1被供应到或非门76的另一输入节点。信号VALID经由延迟电路 71被供应到触发器73的时钟端子，并且也直接被供应到触发器73的数据输入端子。
[0092] 触发器73的输出信号被供应到或非门74的另一输入节点。或非门74的输出信 号用作内部时钟信号CLKC0MP。此外，触发器73的输出信号被直接供应到与非门75的一 个输入节点，并且还经由延迟电路72被供应到与非门75的另一输入节点。与非门77接收 与非门75以及或非门76的输出信号。与非门77的输出信号被供应到触发器73的重置端 子。
[0093] 在时钟信号CLKIN处于"H"电平的采样时段中，因为延迟电路70的输出信号tp70 也处于"H"电平，所以内部时钟信号CLKC0MP被固定为"L"电平，如图5A和5B所示。此外， 因为触发器73的重置端子被固定为"H"电平，所以触发器73的输出信号-73也被固定为 "L"电平。
[0094] 当时钟信号CLKIN从"H"电平转变为"L"电平时，S卩，从采样时段转变为比较时段 时，触发器73的重置端子变为"L"电平，并且该触发器73的重置被释放。然而，在该时间 点，因为信号VALID保持处于"L"电平并且不改变，所以触发器73的输出信号cp73保持处 于"L"电平。
[0095] 当延迟电路70的输出信号(p70被延迟了延迟电路70的延迟时间AD1，并且在时 钟信号CLKIN从"H"电平改变为"L"电平之后，从"H"电平改变为"L"电平时，内部时钟信 号CLKC0MP从"L"电平改变为"H"电平，并且在比较器41中开始第一次比较操作。
[0096] 如先前描述的，由比较器41进行确定，并且当输出信号L0P和L0N分别地变为"H" 电平和"L"电平、或者"L"电平和"H"电平时，异或门43的输出信号VALID从"L"电平改 变为"H"电平。
[0097] "H"电平的信号VALID在没有延迟的情况下被输入到触发器73的数据输入端子， 并且还通过延迟电路71被延迟图5B和图5C的AD2,并且被输入到触发器73的时钟端子。 因此，"H"电平的信号VALID由触发器73接受，并且触发器73的输出信号tp73从"L"电平 改变为"H"电平。当信号cp73改变为"H"电平时，因为信号f70处于"L"电平，所以内部时 钟信号CLKC0MP从"H"电平改变为"L"电平。
[0098] 另一方面，信号f73还传送到延迟电路72以及与非门75。信号，73从"L"电平 改变为"H"电平在没有延迟的情况下传送到与非门75的一个输入节点。然而，此时，因为 与非门75的另一输入节点仍然保持处于"L"电平，所以与非门75的输出信号保持处于"H" 电平并且不变化。因为延迟电路72的输出信号被延迟了图5B和图5C中示出的AD3,并且 改变为"H"电平，所以与非门75的输出信号从"H"电平改变为"L"电平。当与非门75的 输出信号改变为"L"电平时，触发器73的重置端子变为"H"电平，并且触发器73的输出信 号f 73从"H"电平改变为"L"电平。
[0099] -旦信号cp73改变为"L"电平，因为延迟电路70的输出信号处于"L"电平，所以 内部时钟信号CLKC0MP从"L"电平改变为"H"电平，并且再次开始比较操作。另一方面，当 改变为信号中73的"L"电平在没有延迟的情况下传送到与非门75的一个输入节点时，与非 门75的输出信号立即从"L"电平改变为"H"电平。因此，触发器73的重置端子变为"L" 电平，并且触发器73的重置状态被释放。
[0100] 重复这样的操作，直至信号F1从"L"电平上升为"H"电平。当信号F1被设置为 "H"电平时，或非门76的输出信号变为"L"电平，并且与非门77的输出信号变为"H"电平。 因此，触发器73被重置，信号f73变为"L"电平，内部时钟信号CLKC0MP被固定为"H"电平， 并且信号VALID也被固定为"H"电平。
[0101] 当时钟信号CLKIN从"L"电平改变为"H"电平时，信号爭70被延迟了延迟电路70 的延迟时间AD1并且改变为"H"电平，并且内部时钟信号CLKC0MP被固定为"L"电平。
[0102] 图9是示出延迟电路70的配置的电路图。在图9中，延迟电路70包括P沟道M0S 晶体管P1至P13、N沟道M0S晶体管Q1至Q13、恒流源80、以及反相器81至84。
[0103]P沟道M0S晶体管P4至P13的所有源极接收电源电压VDD，并且N沟道M0S晶体 管Q4至Q14的所有源极接收地电压VSS。恒流源80耦合在电源电压VDD的线路和晶体管 Q4的漏极之间，并且供应恒定电流Ic。晶体管Q4至Q9的所有栅极耦合到晶体管Q4的漏 极。晶体管P4和P5的漏极彼此耦合，并且晶体管P4和P6至P9的所有栅极耦合至晶体管 P4的漏极。
[0104] 晶体管P5和P6的漏极彼此耦合，并且晶体管P5和P10至P13的所有栅极耦合至 晶体管P5的漏极。晶体管P9和Q10的漏极彼此耦合，并且晶体管Q10至Q14的所有栅极 耦合到晶体管Q10的漏极。
[0105] 反相器81至84被串联耦合在延迟电路70的输入节点和输出节点之间。时钟信 号CLKIN通过反相器81至84被延迟，并且用作信号晶体管P10至P13的漏极分别耦 合到反相器81至84的电源节点。晶体管Q11至Q14的漏极分别耦合到反相器81至84的 接地节点。
[0106] 晶体管Q1至Q3的源极分别耦合到晶体管Q7至Q9的漏极，晶体管Q1至Q3的所 有漏极耦合到晶体管Q6的漏极，并且晶体管Q1至Q3的栅极分别接收数据信号DC2至DC0。
[0107] 晶体管P1至P3的源极分别耦合到晶体管P6至P8的漏极，晶体管P1至P3的所 有漏极耦合到晶体管P9的漏极，并且晶体管P1至P3的栅极分别地接收数据信号/DC2至/ DC0。数据信号/DC2至/DC0分别是数据信号DC2至DC0的反相信号。数据信号DC2至DC0 是延迟控制信号DCNT中所包括的信号。
[0108] 晶体管P4、P6至P9的大小（S卩，电流驱动能力）是相同的，并且晶体管Q4至Q9 的大小（即，电流驱动能力）是相同的。另外，晶体管P5、P10至P13的大小（S卩，电流驱动 能力）是相同的，并且晶体管Q10至Q14的大小（S卩，电流驱动能力）是相同的。与晶体管 P4至P13相比，晶体管P1至P3的大小足够大，并且与晶体管Q4至Q14相比，晶体管Q1至 Q3的大小足够大。晶体管P1至P3和Q1至Q3中的每一个构成开关，并且晶体管P4至P13 和Q4至Q14构成电流镜电路。
[0109] 当反相器81至84的电源电流增加时，反相器81至84中的每一个的延迟时间减 小。例如，当所有的信号DC2至DC0处于"L"电平时，所有的晶体管P1至P3和Q1至Q3变 为不导通。在该情况下，电流Ic分别流过晶体管P10至P13和Q10至Q13。另外，当所有信 号DC2至DC0处于"H"电平时，所有晶体管P1至P3和Q1至Q3电气地导通。在该情况下， 电流4XIc流过晶体管P10至P13和Q10至Q13中的的每一个。因此，延迟电路70的延迟 时间可以通过数据信号DC2至DC0来控制。
[0110] 同时，虽然在图9中示出了延迟电路70的配置，但是图9的配置仅仅是一个示例， 并且只要可以控制延迟时间，就可以采用任何配置。此外，延迟电路70可以对输入信号进 行延迟、反相和输出。另外，因为延迟电路71和72与延迟电路70相同，不重复其描述。
[0111] 返回到图4, 一旦接收到位控制寄存器45的输出信号D[N-1]至D[0]，输出寄存器 46就在时钟信号CLKIN从比较时段改变为采样时段的定时接受信号D[N-1]至D[0]，并且 继续将信号D[N-1]至D[0]作为A/D转换结果进行输出，直到下一采样时段结束为止。输 出寄存器46通常由与信号D[N-1]至D[0]的位数相同数目的触发器构成。
[0112] 这样的异步逐次逼近型ADC25是否已经执行了期望的操作，S卩，是否已经成功地 执行了N次比较操作，可以通过检测在时钟信号CLKIN从"L"电平改变为"H"电平的定时 处顺序寄存器44的输出信号SB[0]是否处于"H"电平来确定。
[0113] 此外，在信号SB[0]从"L"电平改变为"H"电平之后，在已经成功地执行了比较操 作时内部时钟信号CLKC0MP的周期是否过短可以通过检测在时钟信号CLKIN从"L"电平改 变为"H"电平之前的时间段来确定。
[0114] 因此，内部时钟信号CLKC0MP的周期变长并且不能进行期望次数的比较的问 题、以及内部时钟信号CLKC0MP的周期变短并且外围电路的操作无法遵循内部时钟信号 CLKC0MP的问题二者都可以通过下述来解决：检测信号SB[0]和时钟信号CLKIN的两个信 号的改变定时，并且将该信息作为信号DCNT反馈给延迟电路70至72。
[0115] 返回到图3,从异步逐次逼近型ADC25中提取信号Fl( =SB[0])作为定时检测信 号。信号F1通过延迟电路30被延迟了延迟时间Td，并且用作信号F2。在一个周期前的比 较时段的完成时所确定的信号F1和F2以及延迟控制信号DCNT被输入到加法/减法电路 31。在加法/减法电路31中，在比较时段期间在信号F1和F2的改变定时处控制延迟控制 信号DCNTN的值。
[0116] 图10是示出在信号F1和F2与延迟控制信号DCNTN之间关系的视图。在图10中， 当信号F1和F2分别是0 ( "L"电平）和0 ( "L"电平）时，通过对信号DCNT的值加1所获 得的值被设置为信号DCNTN的值（DCNT+1 =DCNTN)。因为信号F2是通过使信号F1延迟所 获得的信号，所以不存在信号F1和F2分别是0( "L"电平）和1( "H"电平）的情况。当 信号F1和F2分别是1和0时，信号DCNT的值按照原样被设置为信号DCNTN的值（DCNT= DCNTN)。当信号F1和F2分别是1和1时，通过从信号DCNT的值减1所获得的值被设置为 信号DCNTN的值（DCNT-1 =DCNTN)。
[0117] 在时钟信号CLKIN从"L"电平改变为"H"电平的定时，信号DCNTN由定时检测电 路43接受。所接受的信号DCNTN在下一比较时段中用作延迟控制信号DCNT。当信号DCNT 的值递增1时，延迟电路70至72的延迟时间被减小，并且内部时钟信号CLKC0MP的周期减 小。当信号DCNT的值被维持时，延迟电路70至72的延迟时间被维持，并且内部时钟信号 CLKC0MP的周期被维持。当信号DCNT的值递减1时，延迟电路70至72的延迟时间被延长， 并且内部时钟信号CLKC0MP的周期增加。
[0118] 图11是示出在时钟信号CLKIN和信号F1的上升沿的定时与延迟电路70至72的 延迟时间之间关系的视图。图11的横轴表示在时钟信号CLKIN的上升沿和信号F1的上升 沿之间的时间差Ta=T(CLKIN)-T(F1)。
[0119] 在Ta>Td的情况下，由于逐次逼近完成的定时过早，所以延迟电路70至72的延迟 时间被延长，并且因此，内部时钟信号CLKC0MP的周期被延长。在Td>Ta>0的情况下，由于逐 次逼近完成的定时是适当的，所以延迟电路70至72的延迟时间被维持，并且因此，内部时 钟信号CLKC0MP的周期被维持。在0>Ta的情况下，由于逐次逼近完成的定时过晚，所以延 迟电路70至72的延迟时间被减小，并且因此，内部时钟信号CLKC0MP的周期被缩短。当在 信号CLKIN和信号F1之间的关系转变到维持当前状态的区域时，或者当延迟控制信号DCNT 的值变为最大或者最小时，延迟时间的自动控制完成。
[0120] 图12A至图12F是示出ADC13的延迟控制动作的时序图。图12A至图12F示出了 下述情况：其中，在增加延迟时间的方向上修改延迟控制信号DCNT的值，并且在信号CLKIN 和信号F1之间的关系转变到维持当前状态的区域的情形。同时，为了描述的方便，假设异 步逐次逼近型ADC25的分辨率为8位。此外，假设当延迟控制信号DCNT的值递增"1"时， 延迟时间减少一个阶段，而当延迟控制信号DCNT的值递减" 1"时，该延迟时间被延长一个 阶段。
[0121] 这里，由于假设分辨率为8位，所以如果比较操作被执行8次，并且从"L"电平到 "H"电平的改变在信号VALID中发生8次，则指示逐次逼近操作的完成的信号FI( =SB[0]) 从"L"电平改变为"H"电平。在图12A至图12F的第（x-1)个比较时段中，在由tA指定的 定时处，出现从信号VALID的"L"电平至"H"电平的第8次改变，并且信号F1从该改变开 始被延迟图6的触发器52的延迟时间，并且从"L"电平上升到"H"电平。
[0122] 在信号F1转变为"H"电平之后，信号F2被延迟图3的延迟电路30的延迟时间 Td，并且从"L"电平改变为"H"电平。在时钟信号CLKIN从"L"电平改变为"H"电平的定 时（时间tl)处，信号F1和F2二者已经处于"H"电平。因此，用于相对于用于第（x-1)次 比较的延迟控制信号DELCNT(x-1)使延迟时间增加一个阶段的延迟控制信号用作在第x次 比较时段中的延迟控制信号DCNT(x)。
[0123] 因为与第（x-1)个比较时段中相比，在第x个比较时段中，延迟电路70至72的延 迟时间被延长，所以内部时钟信号CLKC0MP的周期变得比在第（x-1)个比较时段中更长。因 此，对应于第（x-1)个tA的定时tB逼近时钟信号CLKIN的上升沿的定时（时间t3)。因 此，虽然信号F1的上升沿的定时变得比时钟信号CLKIN的上升沿更早，但是信号F2的上升 沿的定时变得比时钟信号CLKIN的上升沿更晚。因此，按原样维持延迟控制信号DCNT的 值。此时，延迟控制信号DCNT的值在该条件下是最佳值，并且而且在下文中，在设置中按原 样生成内部时钟信号CLKC0MP。
[0124] 图13A至图13F是示出ADC13的另一延迟控制动作的时序图。图13A至图13F示 出了下述情况：其中，在减小延迟时间的方向上控制延迟控制信号DCNT，并且在信号CLKIN 和信号F1之间的关系从而转变到维持当前状态的区域。在图13A至图13F中，在第（x-1) 个比较时段中，该信号VALID的从"L"电平到"H"电平的改变仅出现了 7次。因此，信号F1 和F2保持处于"L"电平，并且没有变化。
[0125] 在时钟信号CLKIN从"L"电平改变为"H"电平的定时（时间tl)处，因为信号 F1和F2二者保持处于"L"电平，所以用于相对于用于第（x-1)次比较的延迟控制信号 DELCNT(x-1)使延迟时间减小一阶段的延迟控制信号用作第x次比较中的延迟控制信号 DCNT(x)。
[0126] 因为与第（x-1)个比较时段中相比，在第x个比较时段中，延迟电路70至72的延 迟时间被缩短，所以内部时钟信号CLKC0MP的周期变得比在第（x-1)个比较时段中更长。因 此，在第（x-1)次比较中没有出现的信号F1从"L"电平到"H"电平的改变将在第x个比较 时段期间由tB指定的定时处出现。因此，信号F1的上升沿的定时变得比时钟信号CLKIN 的上升沿更早，但是信号F2的上升沿的定时变得比时钟信号CLKIN的上升沿更晚。因此， 按原样维持延迟控制信号DCNT的值。此时，延迟控制信号DCNT的值在该条件下是最佳值， 并且而且在下文中，在设置中按原样生成内部时钟信号CLKC0MP。
[0127] 同时，当在延迟控制处理中作出维持当前状态的确定时，延迟控制信号DCNT的值 不改变。然而，每当时钟信号CLKIN从比较时段转变为采样时段时，S卩，每当时钟信号CLKIN 从"L"电平切换为"H"电平时，在下文中也执行延迟控制处理，并且不停止。
[0128] 因此，例如，如果在连续地执行A/D转换操作的中间电源电压和温度改变，并且因 此，延迟电路70至72的延迟时间波动，并且偏离确定为维持当前状态区域的区域，那么延 迟时间被控制为再次增加或减少，并且半导体装置运转，使得尽可能最佳的延迟时间维持 在延迟控制信号DCNT的控制范围内。
[0129] 另外，图14A和图14B是用于解释在第一实施例中的延迟控制的限制的时序图。如 同图14A和图14B所示，从信号F1的上升沿到时钟信号CLKIN的上升沿的时间Ta基本上 等于延迟时间Td的情况、以及时间Ta基本上是0的情况二者被确定为维持当前状态的区 域。因此，延迟控制的限制取决于延迟电路30的延迟时间Td。
[0130] 在这里，如果在延迟控制信号DCNT的值改变一阶段的情况下的延迟时间的总改 变量被设置为ADA，则只要Td>ADA保持，Td的值就可以减小。因此，在第一实施例中，延 迟控制的精度可以通过将延迟电路30的延迟时间Td设置为更短来提高。
[0131] 相比之下，图15A和图15B是示出在第一实施例的比较示例中的延迟控制的限制 的时序图。在该比较示例中，用计数器（未示出）来对内部时钟信号CLKC0MP的下降沿的 数目进行计数，并且计数值例如是"8"的情况被确定为维持当前状态的区域。
[0132] 如图15A和15B所示，内部时钟信号CLKC0MP的第九下降沿位于紧接在时钟信号 CLKIN的上升沿之后的情况、以及内部时钟信号CLKC0MP的第八下降沿位于紧接在时钟信 号CLKIN的上升沿之前的情况二者被确定为维持当前状态的区域。因此，在比较示例中的 延迟控制的限制的时间TD被固定为比较时段的1/8,并且因此，无法提高延迟控制的精度。 因此，在第一实施例中的延迟控制的精度高于在比较示例中的延迟控制的精度。
[0133] 在第一实施例中，除了当信号F1和F2改变时，在时钟信号CLKIN的上升沿被输入 到定时检测电路32时，以及在延迟控制信号DCNT的值被更新时以外，延迟控制电路26处 于暂停状态。因此，因为延迟控制电路26在采样时段和比较时段中的大多数的时段中被暂 停，所以该延迟控制电路26在A/D转换操作期间没有显著地提高平均功率。
[0134] 此外，由于顺序寄存器44的输出信号SB[0] ( =F1)也用作用于延迟控制的手段， 所以与常规示例相比，必须增加以实现延迟时间的自动控制的电路的数目可以被减少。
[0135][第二实施例]
[0136] 图16是示出根据本申请的第二实施例的ADC的配置的电路框图，并且是要与图3 作比较的示意图。在图16中，在该ADC中，加法/减法电路31由组合逻辑电路85构成，并 且定时检测电路32由触发器90构成。组合逻辑电路85包括反相器86和87、与门88以及 或门89。
[0137] 延迟控制信号DCNT是一位信号，并且被供应到异步逐次逼近型ADC25以及与门88 的一个输入节点。延迟电路30的输出信号F2通过反相器86反相，并且被供应到与门88 的另一输入节点。与门88的输出信号被供应到或门89的一个输入节点。信号F1通过反 相器87反相，并且被供应到或门89的另一输入节点。或门89的输出信号被供应到触发器 90的数据输入端子。该时钟信号CLKIN被供应到触发器90的时钟端子。触发器90的输出 信号用作延迟控制信号DCNT。
[0138] 当信号F1在时钟信号CLKIN从"L"电平改变为"H"电平的定时处保持处于"L" 电平时，因为反相器87的输出信号保持处于"H"电平，所以或门89的输出信号变为"H"电 平。因此，"H"电平的信号由触发器90捕捉，并且延迟控制信号DCNT通过下一比较时段被 切换为"H"电平。
[0139] 当信号F1和F2在时钟信号CLKIN从"L"电平改变为"H"电平的定时处分别是在 "H"电平和"L"电平上时，反相器86和87的输出信号分别变为"H"电平和"L"电平。在该 情况下，因为通过与门88以及或门89将延迟控制信号DCNT输入到触发器90的数据输入 端子，所以当前状态被维持。
[0140] 当信号F1和F2二者在时钟信号CLKIN从"L"电平改变为"H"电平的定时处在 "H"电平时，反相器86和87的输出信号变为"L"电平。因此，"L"电平的信号由触发器90 接受，并且延迟控制信号DCNT通过下一比较时段被切换为"L"电平。因为其他配置和操作 与第一实施例的相同，所以不重复其描述。
[0141] 而且，在第二实施例中，获得与第一实施例相同的效果。然而，在第二实施例中，由 于延迟控制信号DCNT具有一位，所以可以仅执行减少延迟时间Td和延长延迟时间Td的两 种类型的控制。因此，内部时钟信号CLKC0MP的周期无法被维持在最佳值。
[0142] 然而，如果通过切换延迟控制信号DCNT的逻辑电平而变化的延迟时间的改变量 被设计得足够大，则可以解决以下的两个问题：内部时钟信号CLKC0MP的周期变得过大而 无法执行期望次数的比较的问题；以及对于逐次逼近，内部时钟信号CLKC0MP的周期变得 过小而无法遵循内部时钟信号CLKC0MP的问题。
[0143][第三实施例]
[0144] 图17是示出根据本申请的第三实施例的ADC配置的电路框图，并且是要与图3作 比较的示意图。在图17中，该ADC与图3的ADC13的不同之处在于，加法/减法电路31和 定时检测电路32被分别用加法/减法电路91和定时检测电路92来替换。延迟控制信号 DCNT的位宽度是4位。
[0145] 加法/减法电路91基于在前一比较时段中确定的延迟控制信号DCNT，和信号F1 和F2的逻辑电平生成在下一个比较周期中使用的延迟控制信号DCNTN。在这里，延迟控制 信号DCNT和DCNTN的每个是温度计码。
[0146]温度计码是以二进制记数法的位序列表达的码，并且每当数值增加时，其从最小 位按顺序从〇改变为1。例如，温度计码可以从最小的数值按次序被表达为0000、0001、 001U0111和1111。
[0147] 因此，在延迟控制信号DCNT是0011的情况下，当信号F1和F2二者处于"L"电平 时，延迟控制信号DCNTN变为0111。此外，在该情况下，当信号F1和F2分别处于"H"电平 和"L"电平时，延迟控制信号DCNTN变为0011，而当信号F1和F2二者处于"H"电平时，延 迟控制信号DCNTN变为0001。
[0148] 此外，作为具体示例，在延迟控制信号DCNT是1111的情况下，当信号F1和F2二 者处于"L"电平时，延迟控制信号DCNTN变为1111。此外，在延迟控制信号DCNT是0000的 情况下，当信号F1和F2二者处于"H"电平时，延迟控制信号DCNTN变为0000。
[0149] 定时检测电路92包括四个触发器93,并且在时钟信号CLKIN从"L"电平改变为 "H"电平的定时处接受来自加法/减法电路91的延迟控制信号DCNTN，并且在下一比较时 段中输出延迟控制信号DCNT。因此，延迟电路70至72的延迟时间通过下一比较时段来修 改。
[0150] 同时，在第三实施例中，由于延迟控制信号DCNT是温度计码，所以对于延迟控制 信号DCNT的每一位的延迟时间的调整量需要是相同的。因此，作为要控制的延迟电路70， 使用对于每一位的调整量的加权是相等的电路，例如，如图9所示。
[0151] 此外，在第三实施例中，由于延迟控制信号DCNT的位宽度被设置为4位，所以延迟 控制信号DCNT可以采用的值是1111、0111、0011、0001和0000的五个模式。因此，能够进 行五个阶段的调整。
[0152] 只要延迟控制信号DCNT的每个阶段的延迟调整量At对于延迟电路30的延迟时 间Td满足Td>At的条件，如果定时检测电路91的触发器93的数目被设置为M，并且加法 /减法电路91的配置相应地扩展，则能够进行（M+1)个阶段的调整，并且延迟电路70至72 的延迟时间可以被精确地优化。
[0153] 采用温度计方案的延迟控制信号DCNT的优点包括加法/减法电路91配置的简单 性。例如，在作为执行任意次数的自动延迟时间调整的结果，延迟控制信号DCNT变为0011 的情况下，下一候选是〇111、〇〇11和0001三个。这里，通过候选与原始码（0011)的比较可 以看出，仅在原始码的0和1切换前后的一位改变。即，在使用温度计格式的情况下，下一 切换位可以通过下述简单方法来指定：该简单方法通过使用异或门，例如，并且将任意连续 的2位输入到异或门，来检测在0和1之间的切换点。
[0154][第四实施例]
[0155] 图18是示出根据本申请的第四实施例的ADC的配置的电路框图，并且是要与图17 作比较的示意图。在图18中，该ADC与图17的ADC的不同之处在于，加法/减法电路91 和定时检测电路92被分别用加法/减法电路95和定时检测电路96来替换，并且添加了温 度计解码器98。延迟控制信号DCNTN和DCNTP中的每一个的位宽度是2位。延迟控制信号 DCNT的位宽度是4位。
[0156] 加法/减法电路95基于在前一比较时段中确定的延迟控制信号DCNTP、以及信号 F1和F2的逻辑电平来生成在下一比较时段中使用的延迟控制信号DCNTN。这里，延迟控制 信号DCNTN和DCNTP中的每一个是温度计码。
[0157] 例如，在延迟控制信号DCNTP是"01"的情况下，当信号F1和F2二者是处于"L" 电平时，延迟控制信号DCNTN变为" 10"。当信号F1和F2分别处于"H"电平和"L"电平时， 延迟控制信号DCNTN被维持在"01"。当信号F1和F2二者处于"H"电平时，延迟控制信号 DCNTN变为 "00"。
[0158] 另外，作为具体示例，在延迟控制信号DCNTP是"11"的情况下，当信号F1和F2二 者处于"L"电平时，延迟控制信号DCNTN变为" 11"。另外，在延迟控制信号DCNTP是"00" 的情况下，当信号F1和F2二者处于"H"电平时，延迟控制信号DCNTN变为"00"。
[0159] 图19是示出加法/减法电路95配置的电路框图。在图19中，加法/减法电路 95包括与门100、异或非门101、加法电路102和103、和0F/UF(上溢/下溢：0verflow/ Underflow)确定电路 104。
[0160] 与门100接收信号F1和F2,并且输出信号AC1。异或非门101接收信号F1和F2,并 且输出信号AC0。加法电路102的三个输入端子（A、B、C)分别接收延迟控制信号DCNTP[1]、 与门1〇〇的输出信号AC1、以及加法电路103的进位信号。加法电路103的三个输入端子 (A、B、C)分别接收延迟控制信号DCNTP[0]、异或非门101的输出信号AC0、以及"L"电平的 信号。
[0161] 加法电路102和103中的每一个将供应到三个输入端子（A、B、C)的信号的加法结 果输出到端子S，并且将进位信号输出到端子CY。0F/UF确定电路104是下述电路：该电路 用于在已经对于信号DCNTP= " 11"执行了加法处理的情况下执行特殊处理，并且在已经对 于信号DCNTP= "00"执行了减法处理的情况下执行特殊处理。
[0162] 图20是示出在信号F1和F2以及信号AC1和AC0之间关系的示意图。在图20中， 当信号F1和F2是"00"时，信号AC1和AC0变为"01"，并且增加延迟控制信号DCNTN的值。 当信号F1和F2是" 10"时，信号AC1和AC0变为"00"，并且维持延迟控制信号DCNTN的值。 当信号F1和F2是"11"时，信号AC1和AC0变为"11"，并且减小延迟控制信号DCNTN的值。
[0163] 返回到图18,定时检测电路96包括两个触发器97,并且在时钟信号CLKIN从"L" 电平改变为"H"电平时的定时接受来自加法/减法电路95的延迟控制信号DCNTN，并且在 下一比较时段中输出延迟控制信号DCNTP。
[0164] 温度计解码器98将来自定时检测电路96的二进制格式的2位的延迟控制信号 DCNTP转换为温度计格式的4位的延迟控制信号DCNT。根据该延迟控制信号DCNT的设置 值，延迟电路70至72的延迟时间的设置通过下一比较时段来切换。
[0165] 同时，而且在第四实施例中，如同第三实施例，延迟控制信号DCNT是温度计码，并 且因此，作为要调整的延迟电路70至72,使用对于每位的调整量的加权是相等的电路，例 如图9所示。
[0166] 而且，在第四实施例中，延迟控制信号DCNT的位宽度被设置为4位，并且因此，延 迟控制信号DCNT可以采用的值是1111、0111、0011、0001和0000的五个模式中的任何一 个。因此，能够进行五个阶段的调整。
[0167] 在第四实施例中，即使延迟控制信号DCNT的位宽度被扩展为N位，构成定时检测 电路96的触发器97的数目也被抑制为K(2(IH)〈N彡2K)。替代地，需要用于将K位转换为N 位的温度计解码器98,但是温度计解码器98的门的总数小于触发器97的门的总数（N-K)。 因此，第四实施例的ADC的电路面积变得小于第二实施例的ADC的电路面积。
[0168][第五实施例]
[0169] 图21是示出根据本申请的第五实施例的ADC配置的电路框图，并且是要与图18 作比较的示意图。在图21中，该ADC包括异步逐次逼近型ADC25、延迟控制电路110和温 度计解码器117。在该ADC中，延迟控制信号DCNT的值可以一次以多个阶段被修改。在这 里，作为一个示例，示出了能够一次以最多四个阶段增加延迟控制信号DCNT的值的ADC。
[0170] 延迟控制电路110基于信号F1来生成二进制格式的k位的延迟控制信号DCNTP。 温度计解码器117将来自延迟控制电路110的二进制格式的k位的延迟控制信号DCNTP 转换为温度计格式的M位的延迟控制信号DCNT，并且将得到的信号供应到异步逐次逼近型 ADC25。
[0171] 延迟控制电路110包括延迟电路111至113、加法/减法电路114和定时检测电 路115。延迟电路111延迟信号F1，并且输出信号F2。延迟电路112延迟信号F2,并且输 出信号F3。延迟电路113延迟信号F3,并且输出信号F4。加法/减法电路114通过使用延 迟控制信号DCNTP和信号F1至F4来生成K位的延迟控制信号DCNTN。
[0172] 图22示出了示出在信号F1至F4与延迟电路70至72的延迟时间之间关系的真值 表。在图22中，当信号F1至F4是0000时，延迟时间被减小。当信号F1至F4是1000时， 延迟时间被维持。当信号F1至F4是1100时，延迟时间被扩展一个阶段。当信号F1至F4 是1110时，延迟时间被扩展两个阶段。当信号F1至F4是1111时，延迟时间被扩展四个阶 段。
[0173] 定时检测电路115包括K个触发器116,并且在时钟信号CLKIN从"L"电平改变为 "H"电平的定时处接受来自加法/减法电路95的延迟控制信号DCNTN，并且在下一比较时 段中输出延迟控制信号DCNTP。
[0174] 温度计解码器107将来自定时检测电路115的二进制格式的K位的延迟控制信号 DCNTP转换为温度计格式的N位的延迟控制信号DCNT。根据该延迟控制信号DCNT的设置 值，延迟电路70至72的延迟时间的设置在下一比较时段时切换。
[0175] 同时，在第三和第四实施例中，对于每个比较完成定时，假设以逐个阶段的方式调 整延迟控制信号DCNT。然而，在延迟控制信号DCNT具有M位的情况下，需要花费M倍的时 钟信号CLKIN的周期来将延迟设置从最大延迟设置改变为最小延迟设置，或者从最小延迟 设置改变为最大延迟设置。主要在启动异步逐次逼近型ADC25时需要从最大延迟设置改变 为最小延迟设置、或者从最小延迟设置改变为最大延迟设置的调整。因此，M倍的时钟信号 CLKIN的周期的时间必须被确保为启动时间，导致在实践中具有很大的限制。
[0176] 在第五实施例中，如图22所示，对于每个比较完成定时，延迟时间可以通过最多 四个阶段来扩展。因此，在延迟时间最短的条件下，即在内部时钟信号CLKC0MP最短的条件 下，在启动之前延迟控制信号DCNT的设置开始，必须确保作为启动时间的时间可以被降低 为近似M/4倍的时钟信号CLKIN的周期。
[0177] 同时，在降低延迟时间的方向上，S卩，在降低内部时钟信号CLKC0MP的周期的方向 上，每当比较完成时，可以仅使延迟时间改变一个阶段。因此，在启动时的定时检测电路105 的输出信号DCNTP的值期望被设置为用于最小化延迟时间的值，S卩，用于最小化内部时钟 信号CLKC0MP的周期的值。
[0178] 此外，在第五实施例中，已经描述了使用三个延迟电路111至113的情况，但是在 使用j个延迟电路情况下，延迟时间可以理论上一次扩展阶段。在该情况下，必须确 保作为启动时间的时间可以被降低为其近似M/D+l倍。
[0179][第六实施例]
[0180] 图23是示出根据本申请的第六实施例的ADC的配置的电路框图，并且是要与图21 作比较的示意图。在图23中，该ADC与图21的ADC的不同之处在于，温度计解码器117被 移除，定时检测电路115的输出信号用作延迟控制信号DCNT，并且异步逐次逼近型ADC25用 异步逐次逼近型ADC120来替换。异步逐次逼近型ADC120通过用在图24中示出的延迟电 路121替换异步逐次逼近型ADC25的延迟电路70至72中的每一个来获得。然而，在延迟 电路121中，K= 3成立。
[0181] 在延迟电路121中，晶体管P4、P8和P9的大小（即，电流驱动能力）是相同的，并 且Q4、Q5、Q6和Q9的大小（S卩，电流驱动能力）是相同的。另外，晶体管P5、P10至P13的 大小（即，电流驱动能力）是相同的，并且晶体管Q10至Q14的大小（S卩，电流驱动能力） 是相同的。晶体管P6的大小是晶体管P4的大小的四倍，并且晶体管P7的大小是晶体管P4 的大小的二倍。晶体管Q7的大小是晶体管Q4的大小的四倍，并且晶体管Q8的大小是晶体 管Q4的大小的两倍。与晶体管P4至P13相比，晶体管P1至P3的大小较足够大，并且与晶 体管Q4至Q14相比，晶体管Q1至Q3的大小足够大。晶体管P1至P3和Q1至Q3中的每一 个构成开关，并且晶体管P4至P13和Q4至Q14构成电流镜电路。
[0182] 在第六实施例中，如图24所示的包括具有对每一位的不同加权的延迟时间调整 功能的延迟电路121的使用使得能够一次以多个阶段调整延迟时间。当反相器81至84的 电源电流增加时，反相器81至84的延迟时间减小。例如，当信号DC2至DC0是000时，所 有的晶体管P1至P3和Q1至Q3变为不导通。在该情况下，电流Ic流过晶体管P10至P13 和Q10至Q13中的每一个。
[0183] 当信号DC2至DC0是001时，晶体管PI、P2、Q1和Q2变得不导通，并且晶体管P3 和Q3互相导通。在该情况下，电流2XIc流过晶体管P10至P13和Q10至Q13中的每一个。
[0184] 当信号DC2至DC0是010时，晶体管PI、P3、Q1和Q3变得不导通，并且晶体管P2 和Q2互相导通。在该情况下，电流3XIc流过晶体管P10至P13和Q10至Q13中的每一个。
[0185] 在下文中，类似地，当信号DC2至DC0是011时，电流4XIc流过晶体管P10至P13 和Q10至Q13中的每一个。当信号DC2至DC0是100时，电流5XIc流过晶体管P10至P13 和Q10至Q13中的每一个。当信号DC2至DC0是101时，电流6XIc流过晶体管P10至P13 和Q10至Q13中的每一个。当信号DC2至DC0是110时，电流7XIc流过晶体管P10至P13 和Q10至Q13中的每一个。当信号DC2至DC0是111时，电流8XIc流过晶体管P10至P13 和Q10至Q13中的每一个。因此，延迟电路121的延迟时间可以通过数据信号DC2至DC0 来控制。
[0186] 同时，在第五实施例中，需要温度计解码器117,以便于将K位（这里2(ih)彡N〈2k) 的延迟控制信号DCNTP转换为N位的延迟控制信号DCNT。这是因为在要控制的异步逐次逼 近型ADC25内部的延迟电路70至72中对于每位的加权是相等的，如图9所示。
[0187] 在第六实施例中，由于如图24所示使用具有对于每位的不同加权的延迟电路 121，所以温度计解码器117是不必要的。
[0188] 此外，在与温度计解码器117的面积相比的延迟电路121中，与延迟电路70相比， 晶体管P6和P7的大小是四倍，并且晶体管P7和P8的大小是二倍。然而，由于其面积的增 加足够小，所以可以实现作为整个电路的面积的减小。
[0189][第七实施例]
[0190] 图25是示出根据本申请的第七实施例的ADC中所包括的顺序寄存器125的配置 的电路框图，并且是与图6作比较的示意图。参考图25,该顺序寄存器125与顺序寄存器 44的不同之处在于，天机了初级触发器126。最后一级的触发器52的输出信号SB[0]被输 入到触发器126的数据输入端子。信号VALID被供应到触发器126的时钟端子，并且时钟 信号CLKIN被供应到触发器126的重置端子。触发器126的输出信号SB[P]用作用于检测 逐次逼近的完成的信号F1。在该ADC中，虽然执行第一至第（N+1)次比较，但是第（N+1)次 比较是生成N位数字信号的预备比较。
[0191] 在第七实施例中，在顺序寄存器125中提供初级触发器126使得能够可靠地获得 期望脉冲数的内部时钟信号CLKC0MP。同时，虽然在图25中仅提供了一个初级触发器126， 但是可以根据需要提供多个初级触发器。
[0192] 在第一至第六实施例中，如果当延迟时间被调整一个阶段时，内部时钟信号的每 个周期的变化量用At表示，则对于N位逐次逼近操作所需要的时间的改变量是NXAt。 在本申请中，因为期望通过在图11中示出的通过自动调整来调整延迟时间使得信号F1的 上升沿最终落在维持当前状态的区域内，所以进行设计使得该NXAt不超出由延迟电路 30生成的延迟时间Td。
[0193] 然而，当NXAt的值接近Td的值时，由于不期望的因素而导致其间的数值关系可 能被反转。在该情况下，每当比较时段完成时，数量关系在图11示出的"延迟时间延长"区 域和"延迟时间减小"之间往复。延迟时间被错误地调整为落在"延迟时间减小"区域内的 情况是特别主要的问题。在特定比较时段中，当朝着"延迟时间减小"的方向调整下一比较 时段中的延迟时间时，这暗示了在比较时段期间没有生成期望次数的时钟脉冲。因此，该情 况中的比较结果具有最大"(N-1)位精度"。因此，在第一至第六实施例的配置中，如果数量 关系在每个比较时段在图11的"延迟时间延长"区域和"延迟时间减小"区域之间往复，则 不再每两次进行一次具有期望的精度的比较。
[0194] 作为用于解决上述问题的方法，采用在图25中示出的顺序寄存器125,并且初级 触发器126的输出信号SB[P]用作信号F1。因此，例如，就是在（N+1)XAt和Td之间关系 的反转发生，并且延迟时间延长和延迟时间减小以内部时钟信号CLKC0MP的周期交替地执 行，如图26A和图26B所示，也仅生成或者不生成初级时钟部分（SB[P])，并且可靠地生成该 比较所需要的信号B[N-1]至B[0]。
[0195][第八实施例]
[0196] 图27是示出根据本申请的第八实施例的ADC的配置的电路框图，并且是要与图21 作比较的示意图。参考图27，该ADC包括异步逐次逼近型ADC130、延迟控制电路131和温度 计解码器117。延迟控制电路131包括加法/加法电路132和定时检测电路115。异步逐 次逼近型ADC130包括在图25中示出的顺序寄存器125,并且将信号SB[P]作为信号F1输 出。异步逐次逼近型ADC130执行第一至第（N+1)次比较，其中第（N+1)次比较是用于生成 N位数字信号的初级比较。延迟控制电路131不需要图21中示出的延迟电路111至113。
[0197] 图28是示出加法/减法电路132的配置的电路框图，并且是与图19作比较的示 意图。然而，为了图示和描述的简单，设置K= 2。参考图28,加法/减法电路132通过用 反相器133替换加法/减法电路95的与门100和异或非门101来获得。信号F1由反相器 133反相，并且被供应到加法电路102和0F/UF确定电路104的输入端子（B)。
[0198] 当信号F1处于"H"电平（"1"）时，加法/减法电路132生成具有比延迟控制信 号DCNTP的前一个值大一个阶段的值的延迟控制信号DCNTN，而当信号F1处于"L"电平 ("〇"）时，加法/减法电路132生成具有比延迟控制信号DCNTP的前一个值小一个阶段的 值的延迟控制信号DCNTN。定时检测电路115和温度计解码器117的功能如使用图21描述 的。
[0199] 图29是示出在时钟信号CLKIN和信号F1的上升沿的定时与延迟电路70至72的 延迟时间之间关系的示意图。图29的横轴表示在时钟信号CLKIN的上升沿和信号F1的上 升沿之间的时间差Ta=T(CLKIN)-T(F1)。
[0200] 在Ta>0的情况下，由于逐次逼近完成的定时很早，所以延迟电路70至72的延迟 时间被延长，并且因此，内部时钟信号CLKC0MP的周期被拉长。在0>Ta的情况下，由于逐次 逼近完成的定时很晚，所以延迟电路70至72的延迟时间被减小，并且因此，内部时钟信号 CLKC0MP的周期被缩短。
[0201] 在第一至第七实施例中，延迟时间的延长、当前状态的维持或者延迟时间的减小 是基于信号F1和F2等来确定的，但是在第八实施例中，仅延迟时间的延长或者减小是基于 信号F1来确定的。即，在第八实施例中，通过集中于任意二个连续的比较时段，延迟时间的 延长和延迟时间的减小分别被执行一次。
[0202] 在第七实施例中，假设Td〈NXAt成立，并且作为执行任意次数的延迟时间控制 处理的结果，认为实现了以时钟信号CLKIN的周期交替地执行延迟时间的延长和延迟时间 的减小的状态，如图26A和图26B所示。此时，当特性没有根据是否生成信号F1而变化时， 艮P，在任何情况下，如果经由图4的位控制寄存器45从顺序寄存器44到DAC40的一系列操 作可以充分遵循内部时钟信号CLKC0MP的周期，则无需维持图11中示出的当前状态的区域 的配置也是可能的。
[0203]在第八实施例中，因为在延迟控制电路131内部没有延迟电路，所以电路面积可 以被减小。此外，因为与其他的实施例相比，加法/减法电路132的配置也可以被简化，所 以电路面积可以被进一步减小。
[0204] 在图28的加法/减法电路132中，因为图19的与门100和异或非门101是不必 要的，所以电路面积可以被减少得小于图19的加法/减法电路95。图28的加法/减法电 路132是对应于第四实施例的配置，并且与其他的实施例的加法/减法电路相比较是不简 化的。然而，通过不提供维持当前状态的区域，可以通过任何方法获得通过减少门数目的电 路面积的减小。此外，延迟控制信号DCNT的位数越大，S卩，期望执行延迟时间的更加精确的 调整，面积减小效果就变得越高。
[0205]同时，在第八实施例中，因为在时钟信号CLKIN从"L"电平切换为"H"电平的定时 处每次根据信号F1的逻辑电平来更新延迟控制信号DCNT的值，所以存在对内部时钟信号 CLKC0MP的周期的具体优化的限制。
[0206]已经具体地基于实施例描述了本发明人提出的本发明。然而，无需说明的是，本发 明不限于这些实施例，而是不脱离本发明的范围的情况下，能够进行各种修改。
【权利要求】
1. 一种半导体装置，其包括异步逐次逼近型A/D转换器，所述异步逐次逼近型A/D转换 器在采样时段中对外部模拟信号进行采样，在比较时段中生成内部时钟信号，与所述内部 时钟信号的第一前沿至第n前沿同步地执行第一次比较至第n次比较，并且基于比较结果 来将所述外部模拟信号转换为多位数字信号，其中n是等于或者大于2的整数， 其中，所述异步逐次逼近型A/D转换器包括顺序寄存器，所述顺序寄存器输出第一信 号至第n信号，所述第一信号至第n信号分别指示已经执行了所述第一次比较至所述第n 次比较， 所述半导体装置进一步包括控制电路，所述控制电路检测在时段从所述比较时段转变 为所述采样时段时是否输出有所述第n信号，并且基于检测结果来控制所述内部时钟信号 的周期。
2. 根据权利要求1所述的半导体装置，进一步包括延迟电路，所述延迟电路使所述第n 信号延迟并且生成第（n+1)信号， 其中，所述控制电路检测在时段从所述比较时段转变为所述采样时段时，是否分别输 出有所述第n信号和所述第（n+1)信号，并且基于检测结果来控制所述内部时钟信号的周 期。
3. 根据权利要求2所述的半导体装置， 其中，所述控制电路： 当所述第n信号和所述第（n+1)信号二者都没有被输出时，减小所述内部时钟信号的 周期， 当所述第n信号和所述第（n+1)信号二者都被输出时，增加所述内部时钟信号的周期， 并且 当所述第一信号被输出但是所述第二信号还没有被输出时，维持所述内部时钟信号的 周期。
4. 根据权利要求1所述的半导体装置，进一步包括被串联禪合的并且用于延迟所述第 n信号的多个延迟电路， 其中，所述控制电路检测在时段从所述比较时段转变为所述采样时段时，是否分别输 出有所述第n信号和所述延迟电路的输出信号，并且基于检测结果来控制所述内部时钟信 号的周期。
5. 根据权利要求1所述的半导体装置， 其中，所述控制电路： 当还没有输出所述第n信号时，减小所述内部时钟信号的周期，并且 当输出所述第n信号时，增加所述内部时钟信号的周期。
6. 根据权利要求1所述的半导体装置， 其中，所述异步逐次逼近型A/D转换器将所述外部模拟信号转换为n位数字信号。
7. 根据权利要求1所述的半导体装置， 其中，所述第n次比较是预备比较，并且 其中，所述异步逐次逼近型A/D转换器将所述外部模拟信号转换为（n-1)位数字信号。
8. 根据权利要求1所述的半导体装置， 其中，所述异步逐次逼近型A/D转换器包括内部时钟生成电路，所述内部时钟生成电 路包括能够控制延迟时间的延迟电路，根据从所述采样时段到所述比较时段的转变来生成 与所述延迟时间相对应的周期的内部时钟信号，并且响应于所述第n信号来停止所述内部 时钟信号的生成，并且 其中，所述控制电路控制所述延迟电路的延迟时间，W从而控制所述内部时钟信号的 周期。
9. 根据权利要求8所述的半导体装置， 其中，所述控制电路生成用于控制所述延迟时间的温度计格式的延迟控制信号，并且 其中，所述延迟时间取决于所述温度计格式的延迟控制信号而变化。
10. 根据权利要求8所述的半导体装置， 其中，所述控制电路生成用于所述控制延迟时间的二进制格式的延迟控制信号，并且 其中，所述延迟时间取决于所述二进制格式的延迟控制信号而变化。
11. 根据权利要求10所述的半导体装置， 其中，所述延迟时间的变化量对于所述二进制格式的延迟控制信号的每一位都是不同 的。
12. 根据权利要求8所述的半导体装置， 其中，所述控制电路生成用于控制所述延迟时间的二进制格式的延迟控制信号，并且 进一步包括解码器，所述解码器将所述二进制格式的延迟控制信号转换为温度计格式的延 迟控制信号，并且 其中，所述延迟时间取决于所述温度计格式的延迟控制信号而变化。
13. 根据权利要求1所述的半导体装置， 其中，所述采样时段是所述外部时钟信号处于第一逻辑电平的时段，并且 其中，所述比较时段是所述外部时钟信号处于第二逻辑电平的时段。
【文档编号】H03M1/38GK104348487SQ201410386850
【公开日】2015年2月11日 申请日期:2014年8月7日 优先权日:2013年8月7日
【发明者】藤原正树, 森木康夫, 松本阳史 申请人:瑞萨电子株式会社