高输出功率数模转换系统的制作方法

高输出功率数模转换系统的制作方法
【专利摘要】本发明公开了一种数模转换器(DAC)设计，其是适合于例如在射频应用中提供高输出功率的高速DAC。DAC设计采用了例如具有8个并行DAC和集成电流输出的并行DAC结构，以提供高和可编程的电流输出(在某些实施方式中，高达512毫安或更多)。并行DAC结构减轻了在试图使用单个DAC输出高量电流中存在的设计问题。该DAC设计进一步采用了混合结构，其集成信号链用于更可靠的系统。在一些实施例中，该混合结构采用了电流源和开关的CMOS处理以及GaAs共源共栅级，用于组合输出以最佳利用两种技术的优点。结果是高效率的DAC(可编程的峰值输出功率高达29dBm或更多)。
【专利说明】高输出功率数模转换系统
[0001] 优先权的数据
[0002] 本申请是于2013年8月19日提交的、标题为"HIGHOUTPUTPOWER DIGITAL-TO-ANALOGCONVERTERSYSTEM" 的美国临时申请 61/867, 233 的非临时申请（代 理人案卷号ACQ165-1-US)。该引用的临时申请通过引用并入本文。
[0003] 本公开的【技术领域】
[0004] 本发明总体上涉及提供数字-模拟转换器，并且更具体地涉及提供包括多个平行 的数字-模拟转换器的高输出功率的数字-模拟转换器。

【背景技术】
[0005] 数模转换器在电子设备中是无处不在的，其中数字信号转换成模拟信号，例如，用 于输出或传输。数模转换器被用于多种应用，包括音频输出系统和射频发射器。对DAC有 无数种设计，以及这些设计可以根据应用和性能要求而有所不同。


【发明内容】

[0006] 本发明公开了一种数模转换器（DAC)设计，其是适合于例如在射频应用中提供高 输出功率的高速DAC。DAC设计采用了例如具有8个并行DAC和集成电流输出的并行DAC结 构，以提供高和可编程的电流输出（在某些实施方式中，高达512毫安或更多）。并行DAC 结构减轻了在试图使用单个DAC输出高量电流中存在的设计问题。该DAC设计进一步采用 了混合结构，其集成信号链用于更可靠的系统。在一些实施例中，该混合结构采用了电流源 和开关的CMOS处理以及GaAs共源共栅级，用于组合输出以最佳利用两种技术的优点。结 果是高效率的DAC(可编程的峰值输出功率高达29dBm或更多）。

【专利附图】

【附图说明】
[0007] 图1是示出根据本发明的一些实施例的数字-模拟转换器的简化电路图；
[0008] 图2是示出根据本发明的一些实施例的数字-模拟转换器的简化电路图；
[0009] 图3示出根据本发明的一些实施例的数字-模拟转换器的示例性布局；
[0010] 图4示出根据本发明的一些实施例，用于在四个双数字-模拟转换器内核中接收 并处理输入单词的四个阵列单元；
[0011] 图5示出根据本发明的一些实施例的高输出功率DAC系统的示意系统图；以及
[0012] 图6示出根据本发明的一些实施例的另一个高输出功率的DAC系统的示例性系统 图。

【具体实施方式】
[0013] 发射器是通过线路或通过空中发送信号以允许远程设备相互通信的电子电路。发 送器被用在许多电子设备中，诸如基站、广播基础设施设备、移动设备、无线电设备、以及被 配置为发送信号至另一电子设备的任何实际上任何电子设备。典型地，数字系统生成要传 达的数字信息，以及发射器被提供在数字系统和在其上传送信息的介质之间。发射机将来 自数字系统的数字信息（例如，在数字信号中）转换成适合于在介质上传输的模拟信号。例 如，射频发射器可将基带上的数字信号转换成适合于在射频域传输的模拟信号。在一些情 况下，发射器与作为收发器的一部分的接收器相结合。
[0014] 通常，射频（RF)发射器可以包括用于携带数据的数字信号源，用于将数字信号源 转换为模拟信号的数字-模拟转换器（DAC)，和用于在通过空中或电缆发送信号之前放大 模拟信号的功率放大器。随着移动设备变得无处不在，提供非常有效的射频发射机和基站 的需要也上升了。提高射频（RF)发射器的效率是在RF设计的主要目标之一。
[0015] 在一些RF设计中，DAC的输出功率对于确保DAC以及功率放大器的高效率是重要 的。DAC和功率放大器的更高效率可以提高性能并降低成本。功率等于电压和电流的乘积， 以及增加DAC的电压和电流不是简单的任务。在提供高功率输出的DAC的硬件中存在着挑 战。更多的挑战存在于确保具有高输出功率的DAC是可靠的并能产生高质量的模拟输出 (具有较少噪声）。当DAC用于数字预失真（DPD)系统中尤其如此，当DAC具有较少的随机 误差时它通常执行得更好。
[0016] 在射频系统中使用的常规发射器DAC患有漏极效率问题（通常小于1%)。此外， 一些发射器DAC通常具有20mA至30mA的低输出电流（以及具有相对较低的功率）。随 着发射系统持续要求更高的容量和带宽，对于具有功率高效的高功率发射机DAC的需求上 升。为此，并不是依赖于使用单个DAC提供高电流输出（其可以是不可靠的），本发明公开 了一种包括多个平行DAC核心的DAC。这些DAC内核可以集成产生高量的输出电流并提供 各种设计优势。
[0017] 在一些实施例中，本发明涉及到包括四个、六个或八个（或甚至更多）并行DAC核 心的DAC系统。根据本公开的一个方面，相同的输入字可被提供作为并行DAC核心的数字 输入信号，以及DAC核心的输出可以被组合以提供聚合的模拟输出。根据另一个方面，所述 DAC的输出被放大并在共源共栅级中组合在一起。共源共栅级可包括直接连接到八个并行 DAC核心的八个个（或更多）的平行共源共栅。共源共栅级可包括功率组合网络以在共源 共栅的输出组合输出功率。本公开进一步描述了设计的特点，其解决了在包含并行DAC的 布局中出现的热稳定性和定时偏斜的问题。
[0018] 该架构提供了一种结合了两种不同的处理技术的混合且集成的结构，一种技术用 于并行DAC结构以产生高电流输出，而另一种技术用于将共源共栅级以产生高电压输出。 具体而言，DAC通过在多芯片模块（MCM)上结合互补金属氧化物半导体（CMOS)处理和高击 穿电压化合物半导体（例如，砷化镓（GaAs))而在转换器设计中集成功率电子。
[0019] 概括地说，并行DAC核心可以使用如下中的任何一个或多个构建：互补金属氧化 物半导体（CMOS)技术、双极互补金属氧化物半导体（BiCMOS)、硅绝缘体上（SOI)或任何其 它合适的材料。共源共栅级可以采用如下的任何一个或多个构建：砷化镓（GaAs)共源共栅 和/或氮化镓（GaN)共源共栅，或使用任何其他合适的材料制成的共源共栅。
[0020] 在细线CMOS处理中产生并切换电流是功率高效且快速的，但晶体管上的电压摆 动是有限的。亚微米CMOS处理的另一个优点是可集成在合理的功率/面积需求的数字信 号处理量。GaAs共源共栅级的高击穿电压可实现高输出摆动，并同时限制在CMOSDAC上的 电压。因此，所得到的DAC合并CMOS中的电流导引DAC核心以及GaAs中的共源共栅输出 驱动级以最佳地利用这两种技术的优点。在DAC中将信号生成功能和功率放大功能集成在 一起允许设计者设计使用DAC的更大功率并从而提高性能。
[0021] 其结果是具有高输出功率和高漏极效率的DAC系统。在一些应用中（例如，取决 于输出功率的要求），DAC系统的高输出功率可不需要具有RF发射器中的功率放大器，或减 轻在该RF发射器中具有极高增益的功率放大器的需要，从而大大简化了射频发射机的整 体设计。此外，DAC级和共源共栅级的组合系统提供的信号链的更加无缝的集成，这增加了 诸如稳定性、更小的尺寸、更低的成本、更高的性能以及更高的功率效率的优势。
[0022] 集成RF发射器的发射路径的信号生成和功率部分是朝着沿信号链实现高层次集 成的重要步骤。为了在射频（RF)DAC中高效地产生高输出功率存在许多挑战以及技术困 难。本公开的实施方案旨在实现高输出功率和高漏极效率并同时克服这些困难。
[0023] 平行DAC结构
[0024] 图1是示出根据本发明的一些实施例的数字-模拟转换器（系统）的简化电路图。 该DAC系统100包括八个并行DAC核心102a-h。每个DAC核心可使用合适的CMOSDAC电 路（诸如所示的）实施，该电路径配置以接收数字信号输入编码，并输出一对差分信号（例 如，最右边DAC核心的ip〈0>，in〈0>)。虽然示出八个DAC核心，可以想到的是其它数量的 DAC核心也可以使用，其中DAC系统（或DAC系统的DAC级）可以包括在DAC系统的硬件布 局中被复制的多个DAC核心结构。例如，可以设想在DAC系统中提供2、4、6、8、10、12、14、 16、18、20、22、24(等）个0六(：核心。
[0025] 有利的是，当由八个独立并行DAC核心共同而不是由单个DAC核心提供高输出电 流时，DAC硬件部分的设计要求可放宽（即，对于单独DAC的设计要求）。不仅设计要求可 适当放宽，当结合输出时并行DAC核心的叠加效应提供了高（聚合）电流输出。因此，DAC 系统能提供高输出功率，并同时保持在每个并行DAC核心的效率和可靠性。
[0026] 在一个实施例中，相同的输入代码被提供给每个并行DAC核心，以及来自并行DAC 的输出可以在输出端组合以产生高（聚合）电流输出，用于提供高功率输出的DAC。每个 DAC可以具有可编程的电流输出，其中每个DAC核心可产生超过32毫安，并在某些情况下 可达64毫安。值得注意的是，这种范围的电流超过了市场上现有的DAC核心。在某些情况 下，每个DAC核心可产生40或更多晕安并商达64晕安，或50或更多晕安并商达64晕安。
[0027] 当八个并行DAC核心的输出被组合或聚合时，DAC系统可以产生具有超过256毫安 并达512毫安的模拟输出信号。与不使用并行DAC核心（产生大致最大为30毫安）或少 于八个并行DAC核心的DAC相比，DAC系统可以有利地产生50毫安或以上并达512毫安、75 毫安或以上并高达512毫安、100毫安或以上并高达512毫安、200毫安或以上并高达512 晕安、300晕安或以上并商达512晕安、或400晕安或以上并商达512晕安。进一步需要注 意，使用八个并行DAC核心的该DAC系统的电流范围产生市场还没有见过的大量电流。虽 然在一些情况下，单个DAC核心可以被配置为产生高的电流。但在该DAC核心中，静态和定 时匹配、热稳定性等成为巨大的设计挑战。在一些实施例中，具有四个或更多的平行DAC核 心的DAC系统可以通过产生从100毫安到3安、从100毫安到3安、从500毫安到3安等的 不同输出电流范围而最佳地操作。单个DAC核心产生该高输出电流电平是不实际的。不仅 DAC系统能产生高电流输出，而且每个DAC核心的可编程性向高度灵活的DAC系统提供了高 功率输出。
[0028] 集成并行DAC可以解决通信基础设施段和无线基础设施段，诸如电缆调制解调器 终端系统（CMTS)、分布式天线系统网络、微小区基站等。不同的输出功率电平被各种应用所 需要，其范围可从约20dBm到约40dBm。因此，输出功率或输出电流的要求是一个关键的参 数。在本发明中所描述的具有平行DAC结构的DAC系统可以有利地实现以满足不同的输出 功率的要求。
[0029] 共源共柵级
[0030] 和集成的并行DAC核心一起，共源共栅级经提供以实现更好的性能并满足广泛的 应用所要求的各种输出功率需求。在一些实施例中，共源共栅级104被提供在的DAC系统 100中。共源共栅级可以承受较大的电压摆动，这也使得DAC系统100实现更高的功率输 出。共源共栅级可包括八个并行的共源共栅，它们直接连接到八个并行DAC核心的（差分） 输出。共源共栅的输出可以在共源共栅级中的功率合成网络中结合起来以有效地组合并放 大来自八个并行DAC核心的输出，用于提供聚合（高电流和高电压）的模拟输出（表示为 图1中的"outp"和"outn"，图1示出生成差分聚合模拟输出的实施例）。
[0031] 在一些实施例中，采用CMOS技术（例如，65nmCMOS技术）制造八个并行DAC核 心，以及共源共栅级包括基于GaAs的共源共栅。其结果是使用混合方法制造的芯片。GaAs 的高分解电压可实现高输出电压摆动，这对于电压放大是有利的，因为当对并行DAC核心 使用65nmCMOS技术时八个平行的DAC仅限于I. 3V。同时，CMOS技术提供了非常的功率高 效且快速的电流生成和切换。通过提供源共栅级，整体DAC系统100能提供高电压和高电 流输出，并通过限制并行DAC核心的电压摆动到适当水平而确保CMOSDAC核心的可靠性。 提供充分利用（Ieverage)CMOS和GaAs技术的优点的两级放大处理，多芯片模块可用于集 成并行DAC核心和共源共栅级。
[0032] DAC核心和共源共柵级之间的接口
[0033] 图2是示出根据本发明的一些实施例的数字-模拟转换器（系统）的简化电路 图。为了将DAC核心202直接连接到共源共栅级204,互连网络206或者迹线网络可经提供 以利用每个DAC核心的单独迹线而将DAC核心的输出连接到共源共栅级。例如，八个并行 DAC核心可具有八个差分输出对（或十六个差分输出），以及八个共源共栅可以具有八个差 分输入对（或十六个差分输入）。通过互连网络206中的十六个迹线（迹线组成的网络）， DAC核心直接连接到共源共栅。
[0034] 当设计诸如图1所示的DAC系统时，在DAC核心的输出出现的瞬态电流的过冲是 要考虑的多个问题之一。在每个数据转换的时刻（当输入数据转换的时刻），大的瞬时电流 出现在DAC核心的输出。来自DAC核心的电流源单元的切换瞬时电流可在DAC输出相加在 一起。具体而言，当输出迹线具有较大的寄生电感时，切换瞬时电流可产生巨大的过冲。过 冲可导致DAC核心中开关的漏极电压超过DAC核心中CMOS晶体管的兼容范围。当漏极电 压过低时，它可以限制电流源的正常运行。当漏极电压过高时，漏极电压可以超过在CMOS 中所允许的最大工作电压并引起DAC核心中的可靠性问题。因此，严格的设计约束被施加 给输出迹线以保证输出迹线的电感较低，以避免瞬时电流的巨大过冲。
[0035] 通过提供单独的迹线以将DAC核心的输出连接到共源共栅级的输入，每对输出的 瞬时电流可以减小，从而减少了关于电感缓解的叠层复杂性。迹线的宽度和长度和迹线之 间的间距确定了互连网络的寄生电感，并因而直接影响系统的性能。通过每个迹线携带较 低电流（相对于在DAC核心携带较大电流相比），施加在迹线上的约束放松了并提供了更大 的设计自由度。通过使用多个DAC核心并为每个这些DAC核心使用单独的迹线，输出迹线 上的瞬时电流可对于单独的迹线有效地（并更容易地）降低，从而使得优化共源共栅系统 的叠层互连网络设计。
[0036] 当提供1?电流输出系统时电迁移是需要考虑的另一个问题。具体而目，1?电流系 统中的电迁移可靠性是关键的可靠性问题并可对设计施加限制因素。通过实施具有高达64 晕安的电流输出的DAC核心，而不是具有1?达512晕安的电流输出的单个DAC，设计要求是 放松的。通过将DAC核心直接连接到共源共栅级，可以避免在CMOS技术上引入高电流（例 如，512毫安）的困难，并因此减轻CMOS设备的热应力的问题。例如，较窄的金属宽度和更 少的金属层叠足以提供迹线网络的可行设计。宽松的限制极大地简化了芯片的物理实现， 并帮助确保系统的长期可靠性。
[0037] 将DAC核心直接连接到共源共栅级的设计避免在DAC核心的输出结合来自DAC核 心的输出（功率）。因为功率组合网络在共源共栅级的输出被更好地提供，来自DAC核心的 输出功率（相反）在共源共栅级结合。实际上，功率组合网络从DAC输出中移除并置于级联 级，从而减轻功率组合网络可施加于DAC的设计约束。输出功率组合网络通常需要足够的 电流驱动能力、最小的基波功率损失和较宽的带宽。优选地，输出功率组合网络可以结合功 率输出而不限制DAC核心的动态性能。对于在DAC核心的输出组合高电流的常规设计中， 输出负载需要足够小以保持在DAC的输出的低电压摆幅，但同时足够大以实现期望的输出 功率。竞争的因素会导致设计上的折衷，从而限制系统的最大输出功率。
[0038] 通过从DAC的输出取出功率组合网络，DAC核心具有更少的输出电流，以及施加于 DAC的输出负载的要求放松了。例如，在GaAs双极结型晶体管（BJT)的发射极的电压摆幅 可以保持较低，这对于DAC设计是有利的。高输出电压摆幅在GaAs共源共栅级的集电器是 可用的，允许进一步的优化以满足高输出功率的目标。这也允许DAC设计的更大的振幅/ 相位/定时设计的灵活性。在设计中提供两种不同的处理技术分离在每级的设计要求。此 夕卜，从DAC核心的输出去除功率组合网络允许使用不同的处理艺技术以更好的满足功率组 合网络的需求，并因此获得这两种技术的优势。
[0039]双DAC结构
[0040] 图3示出根据本发明的一些实施例的数字-模拟转换器（或在DAC系统中的数 字-模拟转换器级阶段）的示例性布局。设计包括许多并行DAC核心的DAC级的硬体配置 可以很复杂。简化DAC级的设计的一种方法是组合/结合平行的DAC核心，并复制分组的 DAC核心，用于在DAC级中的所需数量的并行DAC核心。
[0041] 在一些实施例中，八个并行DAC核心被分组到四个双DAC结构（双DAC302a、 302b、303c、302d)，作为成对的两个并行DAC核心。每个DAC核心/结构包括电流源的阵列 (示为图3中的"电流阵列"）、切换池（示为图3中的"切换池"）和切换驱动器（示为图 3中的"切换池"）。此外，并行DAC核心可包括DAC解码器（示为图3中的"DAC解码器"） 和高速多路转换器（示为图3中的"高速多路复用器"）。如果并行DAC核心被分组在一起 并如果相同的输入字被提供给每一个并行DAC核心，DAC解码器和/或高速多路转换器可 在每对DAC核心之间结构上共孚，以减少设计的复杂性、减轻热应力并提1?效率。
[0042] 当在DAC系统中有许多DAC核心时，热应力可引起人们的关注。特别是，用于每个 并行DAC核心的电流源阵列、切换池和切换驱动器往往在操作期间非常热。由于金属和环 绕材料之间的热膨胀系数有所不同，模具上的热应力可导致金属连接断裂或故障，从而导 致性能下降，以及在某些情况下设备的致命故障。在高输出功率的DAC系统中产生的热量 可以沿着多条路径散热，其中之一是从芯片表面通过凸点到叠层。该芯片的散热性能从而 也显著影响层压材料的热稳定性。为了改善散热性能，在电流源阵列、切换池和切换驱动器 (被示为图3中的八个平行和分段的结构）中的（块状和热）晶体管被布置/定位在每个 双DAC的硬件布局的外部区域中。由晶体管产生的热量因而更均匀地分布在DAC300系统 的硬件布局/芯片面积中，以提高芯片的热性能，从而达到足够的可靠性。此外，该设计避 免了局部发热或避免了设备的热点。
[0043] 单元的倒裝或互补棑序
[0044] 在一些实施例中，为了减少定时偏差和渐变的影响，间隔的双DAC可以被倒装或 在布局中进行补充。举例来说，DAC系统300可以具有配置/分组为四个双DAC结构302a、 302b、303c、302d的八个并行DAC核心，间隔的双DAC(双DAC302b、302d)被倒装或与布局 中相邻的双DAC进行互补。在硬件配置的块级视图中，每个双DAC具有N个单元，用于接收 和/或处理数字输入字的N位（一个单元用于接收/处理一位,例如,从DAC系统300的顶 部到底部或一侧到到另一侧配置），以及在DAC系统中的硬件在N个单元之间路由数字输入 字中的N位，其中N位以特定顺序配置在布局中（其不是从最高有效位到最低有效位的自 然顺序）。与布局相关的特定顺序可以相对于下一个/相邻双DAC翻转或与接下来/相邻 双DAC进行补充。也可以在平行的DAC核心层（而不是在双DAC层），提供了该功能：提供 定时偏移和梯度影响的减少，其中对于平行的DAC核心，所述N单元的排序可倒装或与接下 来/平行的DAC核心进行补充。
[0045] 一般来说，在开关单元之间的时钟定时歪斜可导致开关瞬变中的错配。来自开关 瞬态的误配的错误总结为非线性项并可导致扭曲。在一些实施例中，时钟信号从系统的底 部分布，以及间隔的双DAC(例如，双DAC302b、302d)可以上下颠倒翻转（双DAC中的单元 在布局中以相反顺序布置）或下一个/相邻的双DAC相互补充以补偿分段/定时偏移。以 这种方式，数字输入字中的相同位被提供给单元，该单元在间隔双DAC中的单元阵列的顶 部以及在其他双DAC的另一单元阵列的底部。通过翻转下一个/相邻双DAC的顺序或配置 具有互补顺序的下一个/相邻双DAC，时序偏移所产生的问题可被平均化或减轻，以及实施 时钟树结构的需要可被避免，因此使得硬件布局更容易并同时减轻电流密度的问题。参考 图4进一步解释详细的示例。
[0046] 在硬件配置中，N个单元可被布置为单元阵列（布置成彼此相邻的硬件布局，例 如，从顶部到底部，如图3和4所示）用于接收/处理以特定顺序配置的N位。当下一个/ 相邻双DAC的顺序关于双DAC在布局中倒装时，下一个/相邻双DAC中的N单元阵列处理 的N位的顺序/配置相关于双DAC中的顺序进行反转。换句话说，用于接收/处理N位的 双DAC的N个单元阵列中的DAC解码器、切换驱动器以及电流源阵列与接下来的/相邻双 DAC的顺序相比以相反的顺序配置。当双DAC的顺序与接下来/相邻双DAC互补时，在下一 个/相邻双DAC中的N个单元的阵列处理的N位的顺序/配置相关于双DAC的顺序互补或 平衡（以减少定时偏差和渐变效果）。换句话说，用于接收/处理N位的双DAC的N个单元 阵列中的DAC解码器、切换驱动器以及电流源阵列以互补由下一个/相邻DAC使用的顺序 的顺序进行配置。
[0047] 根据一个方面，每个双DAC的硬件布局具有N个单元的阵列，用于接收和处理数 字输入字的N位。对于间隔的双DAC，N个单元阵列接收并处理以N位的第一顺序配置的N 位。例如，（图3和图4的）"双DAC的普通版本"具有N个单元的阵列，用于接收/处理以 第一顺序配置的N位。对于其他双DAC，例如，（图3和4的）"双DAC的翻转/互补版本" 或"双DAC的普通版本"的下一个/相邻双DAC，N个单元的阵列接收并处理以N位的第二 顺序配置的N位。第一顺序和第二顺序以该方式互补，以允许位更均匀的整体分布。在一 些实施例中，第二顺序是第一顺序的逆顺序。
[0048] 根据另一个方面，每个并行DAC核心的硬件布局具有N个单元，用于接收和处理数 字输入字的N位。对于间隔的并行DAC核心，N个单元的阵列接收并处理以N位的第一顺 序配置的N位。例如，间隔的平行DAC核心，例如，并行DAC核心的普通版本具有N个单元， 用于接收/处理以第一顺序配置的N位。对于其他并行DAC核心，例如，并行DAC核心的普 通版本接下来/相邻的并行DAC核心，N个单元的阵列接收并处理以N位的第二顺序配置 的N位。第一顺序和第二顺序以该方式互补，以允许位更均匀的整体分布。在一些实施例 中，第二顺序是第一顺序的逆顺序。
[0049] 单元的系统化排序
[0050] 图4示出根据本发明的一些实施例，用于接收和处理在四个双数字-模拟转换器 (DAC)核心中配置的输入字的四个单元阵列。在这个例子中，每个双DAC是分段DAC，用于 处理最低有效位的X个数字以及最高有效位的Y个数字。数字输入字（通过硬件路由）中 N位的系统化排序可经提供到以根据/排列特定顺序的N个单元的阵列，以最小化定时偏斜 和/或渐变的效果。
[0051] 在一些实施例中，每个双DAC硬件布局具有X+Y个单元的阵列，用于接收和处理例 如从顶部到底部配置的X个最低有效位和Y个最高有效位。一个或多个如下方面可用于位 的系统化排序中。
[0052] 根据数字输入字中位的系统化排序的一个方面，考虑包括顶部部分、中间部分和 底部部分的X+Y个单元的阵列。单元阵列的顶部部分和底部部分被认为外部部分或接近 DAC系统的硬件布局的边缘。为了减轻边缘效应、来自相邻信道的影响以及其他因素，用于 接收和处理最低有效位的单元被分布在顶部部分和底部部分。换句话说，至少一些或所有 的X个最低有效位（较低性能的关键位，显示为"ilsbO"，... "ilsb8"）被分布在单元阵列 的顶部。用于接收和处理数字输入字（更高性能的关键位，显示为"imSb0"，..."imsb30"） 的最高有效位的单元分布在中间部分。换句话说，至少一些或所有的Y个最高有效位被分 布在单元阵列的中间部分。
[0053] 为了更均匀地分布位的配置和顺序，N位的顺序可以通过根据位的位置以升序 排列的偶数位置的位（例如，ilsbO、ilsb2、ilsb4、ilsb6、ilsb8、imsbO、imsbO、imsb2、 imsb4，. . .imsb30)，以及根据位的位置以降序排列的奇数位置的位（例如，imsb29、 imsb27、imsb25、imsb23、imsb21, · · ·imsb3、imsbl、ilsb7、ilsb5、ilsb3、ilsbl)进行定义。
[0054] 升序排列的位的配置可出现在单元阵列的连续部分中，其中N位的顺序可以通过 根据N个单元阵列的连续部分的位的位置以升序排列的偶数位置的至少某些位和根据N个 单元阵列的相同连续部分的位的位置以降序排列的奇数位置的至少某些位进行定义。
[0055] 为了提供N位的更均匀分布的顺序，偶数位置的某些位可以在配置上与奇数位置 上的一些位交错排列。换句话说，按升序排列的偶数位置上的至少一些位被设置成每隔一 位，以及以降序排列的奇数位置上的至少一些位被另一位（在单元阵列的连续部分中）。例 如，Y个最高有效位可以根据如下顺序配置：其中偶数位置的位被设置为每隔一（一）位， 以及奇数位置的位被配置成其他位。
[0056] 在一些实施例中，交织在升序的偶数位置的位和降序的奇数位置的位可发生在单 元阵列的连续部分（例如，中间部分的一部分或中间部分的全部），其中N位的顺序通过以 升序的偶数位置的至少某些位（被配置为N个单元的阵列的连续部分的按序的每隔一位） 以及以降序的奇数位置的至少某些位（作为用于N个单元的阵列的连续部分的按序的其他 位）进行定义。
[0057] 如下不出表不上述各方面的表格，表不根据一个特定实施例双DAC的输入位的系 统化排序（排序1)，以便缓解双DAC的布局中的定时歪斜和渐变效果。注意，在图4所示的 实施例中，双DAC在示例性排序1和示例性排序1的反转本本之间交替。
[0058] 示例性排序1

【权利要求】
1. 一种数字-模拟转换器（DAC)，该DAC包括： M个并行DAC核心，其中： M是大于或等于4的整数； 每个DAC核心将数字输入信号转换为模拟输出信号；和 相同的输入数字字被提供作为所述多个并行DAC核心的数字输入信号；以及 共源共栅级，直接连接到所述M个并行DAC核心的输出，用于组合M个并行DAC核心的 输出，以提供总的模拟输出。
2. 根据权利要求1所述的DAC，其中，M大于或等于8。
3. 根据权利要求1所述的DAC，其中： M个并行DAC核心是使用下列的任何一种或多种构建：互补金属氧化物半导体（CMOS) 技术、双极互补金属氧化物半导体（BiCMOS)以及硅-绝缘体（SOI);以及 共源共栅级包括砷化镓（GaAs)共源共栅和/或氮化镓（GaN)共源共栅。
4. 根据权利要求1所述的DAC，其中： 共源共栅级包括M共源共栅，每个直接通过迹线网络连接到对应的并行DAC核心。
5. 根据权利要求1所述的DAC，其中： M个并行DAC核心包括M个差分输出对或2M个差分输出； M个共源共栅包括M个差分输入对或2M个差分输入；以及 并行DAC核心的M个差分输出对或2M个差分输出通过迹线网络分别直接连接到共源 共栅的M个差分输入对或2M个差分输出。
6. 根据权利要求2所述的DAC，其中： 在8位并行DAC核心分为对2并行DAC转换成4个双功能的DAC在DAC的硬件布局。
7. 根据权利要求6所述的DAC，其中： 每个8位并行DAC包括⑴电流源阵列，以及⑵切换和切换驱动器的池；和 (1)电流源阵列和（2)切换和切换驱动器的池在DAC的硬件布局中被配置为4个双DAC 的外部区域。
8. 根据权利要求6所述的DAC，其中： 每个双DAC包括DAC解码器和高速多路转换器；和 DAC解码器和高速多路转换器在各个双DAC的两个平行的DAC之间共享。
9. 根据权利要求6所述的DAC，其中： 每两个相邻的双DAC硬件布局被翻转，以补偿定时偏移和/或梯度。
10. 根据权利要求6所述的DAC，进一步包含： 具有N个单元阵列的每个双DAC的硬件布局，用于接收和处理以N位的特定顺序配置 的数字字的N位；和 N个单元阵列处理的N位的特定顺序交替用于常规顺序和颠倒顺序之间。
11. 根据权利要求6所述的DAC，其中： 具有X+Y个单元的阵列的每个双DAC的硬件布局，用于接收和处理X个最低有效位和 Y个最1?有效位； X+Y单元的阵列包括布置在所述硬件布局的顶部部分、中间部分、以及底部部分； 用于接收和处理最低有效位的单元被分配在顶部和底部部分；以及 用于接收和处理数字输入字的最高有效位的单元被分配在中间部分。
12. 根据权利要求6所述的DAC，其中： 每个双DAC的硬件布局具有N个单元的阵列，用于接收和处理数字输入字的N位； 对于每隔一个的双DAC，N个单元阵列接收和处理以N位的第一顺序配置的N位； 对于其它双DAC，N单元阵列接收和处理以N位的第二顺序配置的N位；和 其中所述第二顺序互补所述第一顺序。
13. 根据权利要求12所述的DAC，其中： N位的第一顺序通过N个单元阵列的连续部分根据位的位置以升序配置的偶数位置的 至少某些位和N个单元阵列的连续部分根据位的位置以降序配置的奇数位置的至少某些 位定义。
14. 根据权利要求12所述的DAC，其中： N位的第一顺序通过配置为N个单元阵列的至少连续部分以第一顺序配置为每隔一位 的以升序在偶数位置的至少一些位，以及作为N个单元阵列的连续部分以第一顺序的其他 位的以降序的至少一些位进行定义。
15. 根据权利要求1所述的DAC，其中： DAC产生具有256毫安到512毫安之间电流的模拟输出信号。
16. 根据权利要求1所述的DAC，其中： DAC产生具有512毫安到3安培之间电流的模拟输出信号。
17. -种数字-模拟转换器（DAC)系统，用于将数字输入信号转换为模拟输出信号，所 述DAC系统包括： DAC级，其包括M个并行DAC核心，其中M等于或大于4 ; 包括M个并行的共源共栅的共源共栅级，所述共源共栅连接到八个并行DAC核心的输 出端，共源共栅级被配置为放大和组合M个并行DAC核心的输出，其中DAC级中DAC核心的 输出以及共源共栅级中共源共栅的输入通过迹线网络直接相连；和 预失真处理器，用于（1)提供非线性的反转到DAC级和/或共源共栅级的输入，以补偿 DAC级和/或共源共栅级的非理想误差和/或（2)还原理想波形，以补偿存在于DAC级和/ 或共源共栅级的非理想误差。
18. 根据权利要求17所述的DAC系统，其中，所述M大于或等于8。
19. 根据权利要求17所述的DAC系统，其中，所述数字预失真处理器是开环数字预失真 处理器。
20. -种用于提供有限脉冲响应滤波器（FIR)的装置，该装置包括： M个并行DAC核心，其中M是大于或等于4的整数，以及每个DAC核心将数字输入信号 转换为模拟输出信号； 直接连接到M个并行DAC核心的输出的共源共栅级，用于组合M个并行DAC核心的输 出，以提供总的模拟输出； 数字信号处理器，经配置以使用M个并行DAC将不同的输入代码分配到M个并行DAC 核心，用于提供有限脉冲响应（FIR)滤波器； 共源共栅级，包括连接到所述M个并行DAC核心的M个共源共栅的网络，所述共源共栅 级被配置为执行FIR滤波器的求和； 其中： M个并行DAC的每个使用不同的输入代码以实施FIR滤波器的延迟； M个并行DAC的每个包括电流源阵列，用于执行FIR滤波器的线性乘法；和 M个并行DAC的每个的输出电流是可编程的，以对应于FIR滤波器的乘法系数。
【文档编号】H03M1/66GK104426552SQ201410401228
【公开日】2015年3月18日 申请日期:2014年8月15日 优先权日:2013年8月19日
【发明者】B·谢佛, 赵冰 申请人:美国亚德诺半导体公司