一种基于随机计算的ldpc译码器的制造方法
【专利摘要】本发明属于无线数字通信和广播【技术领域】，具体为一种基于随机计算的LDPC译码器。该译码器基于概率域中置信传播算法的随机计算算法进行译码，其结构包括：适合IEEE802.3an（10GBASE-T）标准中的（2048,1723）校验矩阵的NDS系数的查找表LUT阵列，以及三种用于加速收敛的硬件结构：基于查找表LUT阵列的初始化阵列VN中硬判别计数器的初始化模块；在校验节点CN校验结果达到一定阶段后进行算法切换的判别模块；在校验节点CN校验结果达到一定阶段后翻转初始化阵列变量节点VN输出的判别模块；同时采用新的VN节点结构。本发明可以进一步提高译码器的收敛速度，提高译码器吞吐率，可为未来吞吐率要求高达100Gbps的光通信提供技术方案支持。
【专利说明】-种基于随机计算的LDPC译码器
【技术领域】
[0001] 本发明属于无线数字通信和广播【技术领域】，具体涉及一种基于随机计算的LDPC 译码器。
【背景技术】
[0002] 现在的社会是一个高度信息化的社会，各种信息通过不同的信道往复传递，信息 的重要性不断上升，这样信息的正确性必须得到保证。而信道中通常充斥着各种噪声，信息 在信道中传播是不可避免会出现一些错误。对在传输之前对信道中传输的信息进行编码， 传输完成后在进行解码是保证信息正确传递的最重要方式之一。
[0003] 低密度奇偶校验码(记为LDPC)译码器是一种性能优良的纠错编码，其性能可以逼 近香农极限。LDPC码首先由Gallager博士于1962年提出。但是囿于当时落后的集成电路 技术，无法实现LDPC解码器的硬件。直到1997年，Mackay和Neal才重新挖掘出LDPC码， 之后，LDPC码渐渐成为主流的纠错编码之一。LDPC码的译码器电路具有译码电路简单，并 行度高等优点，适用于高吞吐率，尤其是lOOGbps等光通信系统中。
[0004] 相对于其他纠错码，LDPC码具有编码增益高，性能好，译码吞吐率高等优点，许多 通信标准都采用LDPC码进行信道纠错，如无线接入的WiMAX、WLAN以及数字电视DVB-S2， DTMB等通信标准都采用的是LDPC编解码。
[0005] -般而言，码长越大，LDPC码校验矩阵的规模越大，LDPC码的译码性能就会越 好。而相应的，LDPC译码器的电路规模也是越来越大。以IEEE 802. 3an(10GBASE-T) 为例，其校验矩阵规模为（384, 2048)，也就是说，代表列数的VN节点的个数为2048个， 而每个VN的维数为6,假设输入信道信息的量化为6bit，这样VN和CN之间的连线总共 2048x6x6 = 73728条。这样的话，译码器中的连线复杂度非常高，占用大量的芯片面积同 时芯片的逻辑部分占比很低，带来额外的功耗和降低了芯片的工作频率。在智能手机、平板 电脑流行的今天，过大的芯片面积和过高的功耗显然是无法忍受的。
[0006] 随机计算是一种LDPC译码器的新的实现方法。和传统的最小和（Min-Sum)算法 等工作于对数域的LDPC译码器不同的是，随机计算在概率域对LDPC码进行解码，通过一系 列随机的伯努利序列，将信道信息的概率值转化为一串"01"序列，该序列中" 1"个数在整 个序列中的占比就代表着信道信息的概率。这样，与传统的在对数域进行解码的Min-Sum 等算法对比，随机计算可以将加法，比较等复杂的数学运算转换为与、或、异或等简单的逻 辑运算，VN与CN的复杂度大幅下降。并且，由于每次只需要处理一个bit，所以连线数 量就会下降对应的量化倍数，比如上述的10GBASE-T译码器的连线复杂度就可以下降到 2048x6 = 12288 条，减少了 6 倍。
【发明内容】
[0007] 本发明的目的在于提供一种译码收敛速度快、吞吐率高的基于随机计算的LDPC 译码器。
[0008] 本发明提供的基于随机计算的LDPC译码器，基于IEEE 802. 3an(10GBase-T)标 准，采用随机计算方式，其结构可以加入多级流水线结构，在提高时钟周期的同时，进一步 提高吞吐率。该译码器结构就随机计算LDPC中可能存在的译码器延时较长问题，提出三种 技术用以提高译码的收敛速度，提高译码器吞吐率。本发明中所使用的三种技术可以应用 在不同的随机计算结构中，为未来吞吐率要求高达lOOGbps的光通信提供一种技术方案支 持。
[0009] 本发明提供的LDPC译码器，基于概率域中置信传播算法的随机计算算法进行译 码。其结构包括：适合IEEE 802·3an(10GBASE-T)标准中的（2048，1723)校验矩阵的依赖 于噪声的缩减（noise dependent scaling,记为NDS)系数的查找表（LUT)阵列，采用计数 器做概率跟踪的新结构变量节点（Variable Node，记为VN)，以及针对随机计算收敛时间 长的特点而提出的三种可以加速收敛的硬件结构，分别为：基于LUT阵列的初始化阵列变 量节点（Variable Node,记为VN)中的组成部分硬判别计数器的初始化模块；在校验节点 (Check Node，记为CN)模块校验结果达到一定阶段后进行算法切换的判别模块，简称切换 判别模块；在校验节点（Check Node,记为CN)模块校验结果达到一定阶段后翻转初始化阵 列VN输出的判别模块，简称翻转判别模块； 具体来说，本发明提供的LDPC译码器，包括： 随机数产生（Random Number Generator)模块，用于产生随机数，对概率值进行随机 化； 将信道信息转化为概率值的查找表（LUT_PR0B)模块，用来将信道信息转化为对应的概 率值，并根据相应的NDS参数，对概率值进行相应的缩减； VN模块，接收来自CN的先验信息，计算外信息和后验信息，外信息传递给对应的CN模 块，后验信息传递给对应的硬判别计数器； CN模块，接收来自VN的外信息，计算先验信息，并传递给对应的VN模块； 计数器（Counter)模块，对应于VN模块，接收来自VN的后验信息，进行计数，再根据计 数值的符号位输出硬判别结果； 校验（Check)模块，其基本结构与CN -致，接收来自硬判别计数器的硬判决输出，然后 判断是否译码成功； VN初始化（VN initial)模块，包含LUT，接收来自LUT_PR0B模块输出的概率值，然后 通过VN初始化计数器（counter)模块； 后处理（Post Progressing)模块，进行后处理计算； 还有相应的中央控制单元，以及输入缓冲器（Buff er )、输出缓冲器（Buff er )。
[0010] 本发明中，所述的LUT阵列，将带有噪声的信道信息量化成为对应的概率值，NDS 系数将概率值缩减到合理的范围；所述一种新的VN节点结构，即将传统随机计算的VN节 点中的边沿存储器（Edge Memory，记为EM)换成了计数器和比较器的组合；其中，计数器接 用于收来自子VN节点的匹配（unhold)信息，计数器的值进行相应的加减操作，这样计数 器就能跟踪概率值，然后计数器的值和一个随机数通过比较器进行比较，其结果在非匹配 (hold)状态下作为输出；所述的初始化模块，基于LUT阵列的初始化阵列VN接收来自信道 的信道信息，然后对对应初始化阵列VN中的硬判别计数器进行初始化，初始化的数值等于 信道信息的概率值；所述的切换判别模块，用以解决解码长时间停滞的问题，对所有校验模 块的输出结果进行统计，在一定值的时候切换为比特翻转算法；所述的翻转判别模块，用以 统计某一初始化阵列VN所连接的所有CN模块的校验结果，达到一定值时翻转初始化阵列 VN的输出结果。
[0011] 本发明中，所述LUT阵列，共有2048个LUT，对应码长2048。每个LUT根据公式
【权利要求】
1. 一种基于随机计算的LDPC译码器，其特征在于，基于概率域中置信传播算法 的随机计算算法进行译码，其结构包括：适合IEEE 802. 3an (10GBASE-T )标准中的 (2048, 1723)校验矩阵的NDS系数的查找表LUT阵列，采用计数器做概率跟踪的新结构VN， 以及针对随机计算收敛时间长的特点而提出的三种用于加速收敛的硬件结构，分别为： 基于LUT阵列的初始化阵列VN中硬判别计数器的初始化模块；在CN校验结果达到一定阶 段后进行算法切换的判别模块，简称切换判别模块；在CN校验结果达到一定阶段后翻转初 始化阵列VN输出的判别模块，简称翻转判别模块；其中： 所述的LUT阵列，将带有噪声的信道信息量化成为对应的概率值，NDS系数将概率值缩 减到合理的范围；所述新结构VN节点，即将传统随机计算的VN节点中的EM换成了计数器 和比较器的组合；其中，计数器接用于收来自子VN节点的匹配信息，计数器的值进行相应 的加减操作，这样计数器就能跟踪概率值，然后计数器的值和一个随机数通过比较器进行 比较，其结果在非匹配状态下作为输出；所述的初始化模块，基于LUT阵列的初始化阵列VN 接收来自信道的信道信息，然后对对应初始化阵列VN中的硬判别计数器进行初始化，初始 化的数值等于信道信息的概率值；所述的切换判别模块，用以解决解码长时间停滞的问题， 对所有校验模块的输出结果进行统计，在一定值的时候切换为比特翻转算法；所述的翻转 判别模块，用以统计某一初始化阵列VN所连接的所有CN模块的校验结果，达到一定值时翻 转初始化阵列VN的输出结果。
2. 根据权利要求1所述的基于随机计算的LDPC译码器，其特征在 于：所述LUT阵列，共有2048个LUT，对应码长2048 ;每个LUT根据公式 +1计算信道信息对应的概率值，其中￡代表带有噪声的信道信息；计算出对应的概 率值后，根据NDS系数对概率值进行一定的缩小，使得所有输入值的概率值在一定大小范 围中；NDS系数通过计算机仿真确定。
3. 根据权利要求2所述的基于随机计算的LDPC译码器，其特征在于：所述的新结 构的VN节点，采用了 7bit的计数器，作为存储匹配状态时的输入使用；该计数器由初始化 LUT进行信道概率值的初始化，然后当输入为匹配状态时，计数器根据输入的" 1"或"0"进 行加或者减计数；该计数器后有一个比较器将计数器的数值和一个随机数进行比较，前者 大于后者时输出" 1"，前者小于后者时输出"〇" ；当输入为不匹配状态时，子VN输出计数器 的输出。
4. 根据权利要求3所述的基于随机计算的LDPC译码器，其特征在于：基于LUT阵列的 初始化阵列VN中硬判别计数器的初始化模块，其中共包含2048个LUT，对应于码长2048 ; 每一个LUT对应于一个VN节点；在一个新的码字输入后，接收从转化概率值的LUT阵列中 传出的概率值，然后根据这个值对对应VN中的子VN中的计数器进行初始化，使得计数器的 初始值与饱和值的比值等于信道概率值。
5. 根据权利要求4所述的基于随机计算的LDPC译码器，其特征在于：所述的切换判别 模块，用于进行译码算法的切换；该模块由一个加法器和一个比较器组成，加法器接收来自 于校验模块的输入，统计校验的2048个输入中有多少个"1";当个数大于"25"时输出"0"， 小于"25"时输出" 1"，使能有效，切换为比特翻转算法。
6. 据权利要求5所述的基于随机计算的LDPC译码器，其特征在于：所述的翻转判别模 块，用于翻转VN节点中计数器的正负号，达到翻转VN输出的功能；该模块由一个加法器和 一个比较器组成，加法器接收来自于校验模块的输入，统计校验的2048个输入中有多少个 "1"，当个数大于"3"时输出"0"，小于"25"时输出"1"，使能有效。
【文档编号】H03M13/11GK104283571SQ201410451143
【公开日】2015年1月14日 申请日期:2014年9月6日 优先权日:2014年9月6日
【发明者】陈赟, 张启晨, 吴迪, 曾晓洋 申请人:复旦大学