一种用于流水线模数转换器的输出延时电路的制作方法
【专利摘要】本发明实施例公开了一种用于流水线模数转换器的输出延时电路，包括时钟产生电路、奇数次延时电路和偶数次延时电路。时钟产生电路产生两相不交叠控制信号控制奇数次延时电路和偶数次延时电路中的相邻基本延时单元电路交替导通，实现对输入数据的延时。本发明的实施例中的用于流水线模数转换器的输出延时电路结构简单，并且能够大大减小芯片占用面积。
【专利说明】一种用于流水线模数转换器的输出延时电路
【技术领域】
[0001]本发明涉及流水线模数转换器【技术领域】，尤其是涉及一种用于流水线模数转换器的输出延时电路。
[0002]
【背景技术】
[0003]常见的模数转换器(ADC)包括闪烁型ADC、两步式ADC、流水线ADC、逐次逼近ADC等，且不同结构的ADC具有不同的特点。其中，流水线ADC在面积、功耗、速度和精度方面有着较好的折中，逐渐成为高速高精度ADC的实现方式之一。流水线ADC广泛地应用于数据获取系统(data acquisit1n systems)、数字通信系统(digital communicat1nsystems)，这些系统都需要模数转换器具有较高的精度和速度。
[0004]CMOS晶体管的特征尺寸(feature size)不断缩小,其有效线宽已经从微米量级进入到纳米量级。研究怎样在此基础上进一步减小芯片的面积，增加其集成度，就成为一种可行的方法。
[0005]由于输出信号不是同时输出的，所以在信号到达数字校正模块之前要将各位进行校准使他们在时间上同步。传统的由D触发器为延时单元电路构成的输出延时电路比较复杂，单个D触发器所包含的管子数目就有几十，占用芯片的面积较大。
[0006]
【发明内容】
[0007]本发明的目的之一是提供一种结构简单、能够大大减小芯片的占用面积的用于流水线模数转换器的输出延时电路。
[0008]本发明公开的技术方案包括:
提供了一种用于流水线模数转换器的输出延时电路，其特征在于，包括:时钟产生电路10，所述时钟产生电路10产生第一控制信号CK0、第二控制信号CK1、第一控制反相信号CKBO和第二控制反相信号CKBl，其中所述第一控制反相信号CKBO与所述第一控制信号CKO反相，所述第二控制反相信号CKBl与所述第二控制信号CKl反相；奇数次延时电路30，所述奇数次延时电路30对输入数据做奇数次延时，所述奇数次延时电路30包括偶数个基本延时单元电路，所述偶数个基本延时单元电路顺序连接；偶数次延时电路20,所述偶数次延时电路20对输入数据做偶数次延时,所述偶数次延时电路20包括奇数个基本延时单元电路和第一反相器，所述奇数个基本延时单元电路顺序连接，所述第一反相器的输入端连接到所述奇数个基本延时单元电路中的最靠近所述第一反相器的基本延时单元电路的输出端。
[0009]本发明的一个实施例中，每个所述基本延时单元电路包括传输门30和第二反相器31，其中:所述传输门30的输入端连接到所述基本延时单元电路的输入端，所述传输门30的输出端连接到所述第二反相器31的输入端；所述第二反相器31的输出端连接到所述基本延时单元电路的输出端。
[0010]本发明的一个实施例中，在所述偶数次延时电路20和所述奇数次延时电路30中，相邻的两个基本延时单元中的一个基本延时单元的传输门的第一控制端连接到所述第一控制信号CK0、第二控制端连接到所述第一控制反相信号CKB0，而所述相邻的两个基本延时单元中的另一个基本延时单元的传输门的第一控制端连接到所述第二控制信号CK1、第二控制端连接到所述第二控制反相信号CKBl。
[0011]本发明的一个实施例中，所述第一控制信号CKO与所述第二控制信号CKl相互不交叠。
[0012]本发明的实施例中的用于流水线模数转换器的输出延时电路结构简单，并且能够大大减小芯片占用面积。
[0013]
【专利附图】
【附图说明】
[0014]图1是本发明一个实施例的用于流水线模数转换器的输出延时电路的结构示意图。
[0015]图2是本发明一个实施例的基本延时单元电路的结构示意图。
[0016]图3是本发明一个实施例的两个相邻的基本延时单元电路的连接的示意图。
[0017]图4为本发明一个实施例的8位PL_ADC的输出延时电路的奇数次延时电路的结构示意图。
[0018]图5为本发明一个实施例的8位PL_ADC的输出延时电路的时钟产生电路的示意图。
[0019]图6为本发明一个实施例的8位PL_ADC的输出延时电路的偶数次延时电路的结构示意图。
[0020]图7为图5中的时钟产生电路产生的控制信号的示意图。
[0021]
【具体实施方式】
[0022]下面将结合附图详细说明本发明的实施例的用于流水线模数转换器的输出延时电路的具体结构。
[0023]如图1所示，本发明的一个实施例中，一种用于流水线模数转换器的输出延时电路包括时钟产生电路10、奇数次延时电路30和偶数次延时电路20。
[0024]如图1所示，时钟产生电路10产生第一控制信号CK0、第二控制信号CK1、第一控制反相信号CKBO和第二控制反相信号CKBl。这里，第一控制反相信号CKBO与第一控制信号CKO反相，第二控制反相信号CKBl与第二控制信号CKl反相。
[0025]本发明的一个实施例中，这里的第一控制信号CKO与第二控制信号CKl相互不交叠，相应地，第一控制反相信号CKBO与第二控制反相信号CKB)也相互不交叠，即，它们是两相不交叠控制信号。
[0026]本发明的实施例中，奇数次延时电路30对输入数据做奇数次延时。如图1所示，奇数次延时电路30可以包括偶数个基本延时单元电路(例如，图1中的虚线框中的电路)，这偶数个基本延时单元电路顺序连接，即一个基本延时单元电路的输入端连接到前一个基本延时单元的输出端、输出端连接到后一个基本延时单元电路的输入端。容易理解，这里，所说的“前”和“后”是相对于该延时电路中信号的传输方向而定义的，位于信号传输方向的“上游”的为前一个基本延时单元电路，类似地，位于信号传输方向的“下游”的为后一个基本延时单元电路。
[0027]实际上，奇数次延时电路30对输入数据做奇数次延时，因此需要奇数个基本延时单元电路，但是考虑到第O个基本延时单元电路不对输入数据产生延时，因此奇数次延时电路30实际需要偶数个基本延时单元电路。这样，信号的相位不会改变。第O个基本延时单元电路的输入端连接需要延时的数字信号(即输入数据)，第I个基本延时单元电路的输入端连接到第O个基本延时单元电路的输出端，依次类推，这样按照要延时的次数依次接入每一个基本延时单兀电路，最后一个基本延时单兀电路输出最终的信号(即已经被延时了的输出数据)。
[0028]如图1所示，偶数次延时电路20对输入数据做偶数次延时。偶数次延时电路20包括奇数个基本延时单元电路(例如，图1中的虚线框中的电路)和第一反相器。这奇数个基本延时单元电路顺序连接，即，一个基本延时单元电路的输入端连接到前一个基本延时单元的输出端、输出端连接到后一个基本延时单元电路的输入端。容易理解，这里，所说的“前”和“后”也是相对于该延时电路中信号的传输方向而定义的，位于信号传输方向的“上游”的为前一个基本延时单元电路，类似地，位于信号传输方向的“下游”的为后一个基本延时单元电路。
[0029]第一反相器的输入端连接到这奇数个基本延时单元电路中最靠近该第一反相器的那个基本延时单元电路的输出端。
[0030]实际上，偶数次延时电路20做输入数据做偶数次延时，因此需要偶数个基本延时单元电路。考虑到第O个基本延时单元电路不对输入数据产生延时，因此偶数次延时电路20实际需要奇数个基本延时单元电路。此时，信号的相位会改变，为了保持信号相位不变，因此在最后一个基本延时单元电路后再连接一个第一反相器。第O个基本延时单元电路的输入端连接需要延时的数字信号(即输入数据)，第I个基本延时单元电路的输入端连接到第O个基本延时单元电路的输出端，依次类推，这样按照要延时的次数依次接入每一个基本延时单兀电路，最后一个基本延时单兀电路的输出连接到第一反相器的输入端，第一反相器的输出端输出最终的信号(即已经被延时了的输出数据)。
[0031]如图1和图2所示，本发明的一个实施例中，前述的每个基本延时单元电路可以包括传输门30和第二反相器31。
[0032]传输门30的输入端连接到基本延时单元电路的输入端，传输门30的输出端连接到第二反相器31的输入端。
[0033]第二反相器31的输出端连接到基本延时单元电路的输出端。
[0034]本发明的实施例中，前述的奇数次延时电路30和偶数次延时电路20均由多个这样的基本延时单元电路构成。
[0035]如图3所示，本发明的一个实施例中，在偶数次延时电路20和奇数次延时电路30中，相邻的两个基本延时单元中的一个基本延时单元的传输门的第一控制端连接到第一控制信号CK0、第二控制端连接到第一控制反相信号CKB0，而相邻的两个基本延时单元中的另一个基本延时单元的传输门的第一控制端连接到第二控制信号CK1、第二控制端连接到第二控制反相信号CKBl。
[0036]由前文所述，第一控制信号CKO与第二控制信号CKl相互不交叠，相应地，第一控制反相信号CKBO与第二控制反相信号CKB)也相互不交叠，它们是两相不交叠控制信号。因此，根据图3的连接方式，在两相不交叠控制信号的控制下，相邻的前后两个基本延时单元电路是交替导通的。即，前一个基本延时单元电路导通期间，与它相邻的后一个基本延时单元电路是关断的，它们导通的时间相差T/2 (这里，T为周期)。所以信号在前一个基本延时单元电路中保持时间T/2再传到后一个基本延时单元电路，这样就实现了后一个基本延时单元电路的半周期延时。因此，第O个基本延时单元电路没有延时，以后每增加一个基本延时单元电路就多半个时钟延迟。
[0037]本实施例中，这种基本延时单元电路构成的延时电路与传统的流水线模数转换器(PL-ADC)的D触发器单元延时电路相比，所用管子的数目从8对减少到2对，所以它能够大大减小芯片面积。
[0038]图4至6为本发明一个实施例的用于8位PL_ADC的输出延时电路的结构示意图。其中图4为该8位PL_ADC的输出延时电路的奇数次延时电路的结构示意图，图5为该8位PL_ADC的输出延时电路的时钟产生电路的示意图，图6为该8位PL_ADC的输出延时电路的偶数次延时电路的结构示意图。此外，图7为图5中的时钟产生电路产生的控制信号的示意图。
[0039]如图4 至 7 所示，PL_ADC 由 6 级 1.5bit sub ADC 和 2bit flash ADC 组成，因此需要对前6个子级进行延时使8 bit数字信号同时输出。
[0040]时钟产生电路用于产生两相不交叠时钟控制信号CK1、CKO及它们的反相信号CK1B, CKOB,它们分别用于控制相邻两个基本延时单元电路，使它们交替导通，它们的时序图如图7中所示。
[0041]该延时电路在两相不交叠时钟信号的控制下，前一个基本延时单元电路导通期间，与它相邻的后一个基本延时单元电路是关断的，它们导通的时间相差T/2，所以信号在前一个基本延时单元电路中保持时间T/2，这样就实现了后一个基本延时单元电路的半周期延时，因此第O个基本延时单元电路没有延时，以后每增加一个基本延时单元电路就多半个时钟延迟。为了使8 bit数字信号同时输出，考虑到是用到6个1.5 bit的sub ADC，所以就要将第j (j= I，2，…6)个子级进行(6-j+l)T/2的延迟，又因为第O个基本延时单元电路不延时，所以第j个子级的一个延时电路需要6-j+2个基本延时单元电路。
[0042]第6个子级输出的数字信号需要T/2的延时才能与flash ADC输出的2 bit信号对齐，需要第I奇数次延时电路，考虑到每个子级数字信号为1.5bit，所以需要两个第I奇数次延时电路，每个第I奇数次延时电路中，第O个基本延时单元电路的输入端接PL_ADC的数字信号，第I个基本延时单元电路的输入端连接到所述的第O个基本延时单元电路的输出端，所述第I个单元电路的输出端输出最终信号。
[0043]同理第5个子级输出的数字信号需要的延时为2 (T/2)，需要两个第2偶数次延时电路，每个第2偶数次延时电路中，第O个基本延时单元电路的输入端接PL_ADC的数字信号，第I个基本延时单元电路的输入端连接到所述的第O位信号传输电路的输出端，第2个单元电路的输入端连接到第I个延时单元电路的输出端，第2个单元电路的输出端连接到反相器的输入端，反相器的输出端输出最终信号。
[0044]第4个子级输出的数字信号需要的延时为3 (T/2)，需要两个第3奇数次延时电路，每个第3奇数次延时电路中，第O个基本延时单元电路的输入端接PL_ADC的数字信号，第I个基本延时单元电路的输入端连接到第O个基本延时单元电路的输出端，第2个基本延时单元电路的输入端连接到第I个基本延时单元电路的输出端，第3个基本延时单元电路的输入连接到第2个基本延时单元电路的输出端，第3个基本延时单元电路的输出端输出最终信号。
[0045]第3个子级输出的数字信号需要的延时为4 (T/2)，需要两个第4偶数次延时电路，每个第4偶数次延时电路中，第O个基本延时单元电路的输入端接PL_ADC的数字信号，第I个基本延时单元电路的输入端连接到第O个基本延时单元电路的输出端第，第2个基本延时单元电路的输入端连接到第I个基本延时单元电路的输出端，第3个基本延时单元电路的输入连接到第2个基本延时单元电路的输出端，第4个基本延时单元电路的输出端输入端连接到第3个基本延时单元电路的输出端，第4个基本延时单元电路的输出端连接反相器的输入端，反相器的输出端输出最终信号。
[0046]第2个子级输出的数字信号需要的延时为5 (T/2)，需要两个第5奇数次延时电路，每个第5奇数次延时电路中，第O个基本延时单元电路的输入端接PL_ADC的数字信号，第I个基本延时单元电路的输入端连接到第O个基本延时单元电路的输出端，第2个基本延时单元电路的输入端连接到第I个延时基本延时单元电路的输出端，第3个基本延时单元电路的输入连接到第2基本延时单元电路的输出，第4个基本延时单元电路的输出端输入端连接到第3个单元的输出端，第4个基本延时单元电路的输入端连接到第3个基本延时单兀电路的输出端，第5个基本延时单兀电路的输出端输出最终信号。
[0047]第I个子级输出的数字信号需要的延时为6 (T/2)，需要两个第6偶数次延时电路，每个第6偶数次延时电路中，第O个基本延时单元电路的输入端接PL_ADC的数字信号，第I个基本延时单元电路的输入端连接到第O个基本延时单元电路的输出端，第2个基本延时单元电路的输入端连接到第I个基本延时单元电路的输出端，第3个基本延时单元电路的输入连接到第2基本延时单元电路的输出，第4个基本延时单元电路的输出端输入端连接到第3个基本延时单元电路的输出端，第5个基本延时单元电路的输入端连接到第4个基本延时单元电路的输出端，第6个基本延时单元电路的输入端连接到第5个基本延时单元电路的输出端，第6个基本延时单元电路的输出端连接反相器的输入端，反相器的输出端输出最终信号。
[0048]本发明的实施例中的用于流水线模数转换器的输出延时电路结构简单，并且能够大大减小芯片占用面积。
[0049]以上通过具体的实施例对本发明进行了说明，但本发明并不限于这些具体的实施例。本领域技术人员应该明白，还可以对本发明做各种修改、等同替换、变化等等，这些变换只要未背离本发明的精神，都应在本发明的保护范围之内。此外，以上多处所述的“一个实施例”表示不同的实施例，当然也可以将其全部或部分结合在一个实施例中。
【权利要求】
1.一种用于流水线模数转换器的输出延时电路，其特征在于，包括: 时钟产生电路(10)，所述时钟产生电路(10)产生第一控制信号(CKO)、第二控制信号(CK1)、第一控制反相信号(CKBO)和第二控制反相信号(CKB1)，其中所述第一控制反相信号(CKBO)与所述第一控制信号(CKO)反相，所述第二控制反相信号(CKBl)与所述第二控制信号(CKl)反相； 奇数次延时电路(30)，所述奇数次延时电路(30)对输入数据做奇数次延时，所述奇数次延时电路(30)包括偶数个基本延时单元电路,所述偶数个基本延时单元电路顺序连接； 偶数次延时电路(20)，所述偶数次延时电路(20)对输入数据做偶数次延时，所述偶数次延时电路(20 )包括奇数个基本延时单元电路和第一反相器，所述奇数个基本延时单元电路顺序连接，所述第一反相器的输入端连接到所述奇数个基本延时单元电路中的最靠近所述第一反相器的基本延时单元电路的输出端。
2.如权利要求1所述的电路，其特征在于:每个所述基本延时单元电路包括传输门(30)和第二反相器(31)，其中: 所述传输门(30)的输入端连接到所述基本延时单元电路的输入端，所述传输门(30)的输出端连接到所述第二反相器(31)的输入端； 所述第二反相器(31)的输出端连接到所述基本延时单元电路的输出端。
3.如权利要求1或者2所述的电路，其特征在于:在所述偶数次延时电路(20)和所述奇数次延时电路(30)中，相邻的两个基本延时单元中的一个基本延时单元的传输门的第一控制端连接到所述第一控制信号(CK0)、第二控制端连接到所述第一控制反相信号(CKB0)，而所述相邻的两个基本延时单元中的另一个基本延时单元的传输门的第一控制端连接到所述第二控制信号(CK1)、第二控制端连接到所述第二控制反相信号(CKB1)。
4.如权利要求1至3中任意一项所述的电路，其特征在于:所述第一控制信号(CKO)与所述第二控制信号(CKl)相互不交叠。
【文档编号】H03K17/28GK104270151SQ201410485216
【公开日】2015年1月7日 申请日期:2014年9月22日 优先权日:2014年9月22日
【发明者】吕坚, 阙隆成, 刘慧芳, 张壤匀, 周云 申请人:电子科技大学