一种应用于高速接口的阻抗校正电路的制作方法
【专利摘要】本发明公开了一种应用于高速接口的阻抗校正电路，具有自动校正模式和手动校正模式，模拟比较电路部分包括电阻阵列电路和电压比较器，电阻阵列电路根据接收自数字逻辑电路部分输出的数字控制码值，控制自身串联于每条电阻支路中开关的断开和闭合；电压比较器将比较结果输送到数字逻辑电路部分，使数字逻辑电路部分和模拟比较电路部分在自动校正模式下构成一个反馈回路，逐渐实现阻抗匹配；在手动校正模式下，通过向模拟比较电路部分中的电阻阵列电路多次手动输入控制码值，调节模拟比较电路部分中电阻阵列电路的电阻总值，实现阻抗匹配。利用本发明，可以在大范围内对输入阻抗进行校正，并且对工艺、电压和温度等因素具有较强的抗干扰能力。
【专利说明】-种应用于高速接口的阻抗校正电路
【技术领域】
[0001] 本发明涉及数据传输【技术领域】，特别涉及一种应用于高速接口的阻抗校正电路。
【背景技术】
[0002] 随着信息技术飞速发展，如今的社会进入了"大数据"时代，数据传输变得越来越 重要，接口电路具有广阔的应用范围，接口电路主要包括发送器和接收器两部分。为提高 电路的抗噪性能，高速信号一般采用全差分形式传输。高速发送器负责将编码子层发送过 来的并行数字信号转化为单路的数据，通过输出驱动器发送到信道上，即完成信号由低速 并行模式到高速模式的转换，整个过程是在时钟的同步作用下完成的。高速接收器需要有 阻抗校正电路，来提高接收到的信号完整性，再经过均衡器改善信号眼图质量后，由时钟数 据恢复电路根据输入数据来调整本地时钟，恢复出恰当频率和相位的时钟信号重新采样数 据，从而得到重定时后干净且稳定的数据信号，最后通过解串化电路将高速的信号转化为 低速的并行信号输出。
[0003] 在高速信号传输过程中，阻抗匹配程度的高低会关系到信号的质量优劣，所以需 要进行阻抗匹配以降低阻抗不连续造成的信号反射，来提高信号完整性。因此，如何提高片 内阻抗匹配电路的精度是接口电路设计中的一个重点和难点。
[0004] 本发明根据电阻的工艺偏差特征和接收端对阻抗精度的要求，合理的设置起始和 结束阻抗值，使得校正过程简捷并且符合精度要求。同时设计了手动校正和自动校正两种 方案，确保阻抗校正功能的实现。
【发明内容】
[0005] (一）要解决的技术问题
[0006] 有鉴于此，本发明的主要目的在于提供一种应用于高速接口的高精度大范围阻抗 校正电路，以提高阻抗校正电路的校正精度和校正范围。
[0007] (二）技术方案
[0008] 为达到上述目的，本发明提供了一种应用于高速接口的阻抗校正电路，该阻抗校 正电路具有自动校正模式和手动校正模式两种工作模式，包括数字逻辑电路部分和模拟比 较电路部分，其中：模拟比较电路部分包括电阻阵列电路和电压比较器，电阻阵列电路根据 接收自数字逻辑电路部分输出的数字控制码值，控制自身串联于每条电阻支路中开关的断 开和闭合；电压比较器将比较结果输送到数字逻辑电路部分，使数字逻辑电路部分和模拟 比较电路部分在自动校正模式下构成一个反馈回路，逐渐实现阻抗匹配；在手动校正模式 下，通过向模拟比较电路部分中的电阻阵列电路多次手动输入控制码值，调节模拟比较电 路部分中电阻阵列电路的电阻总值，实现阻抗匹配。
[0009] 上述方案中，所述电压比较器有两个输入端，一端接固定的参考电压Vref = 〇. 3V，另一端接逐渐变化的电压Vchange，该逐渐变化的电压Vchange由电阻阵列电路的总 阻值决定。
[0010] 上述方案中，所述电阻阵列电路由47条电阻支路并联而成，每条电阻支路均由一 个电阻和一个开关串联而成，其中有46条电阻支路中的电阻为3400欧姆，这46条电阻支 路中的22条电阻支路中的开关始终处于闭合状态，即这22条电阻支路始终并联到总电阻 中，其余24条电阻支路为可控电阻支路，这24条电阻支路中的开关由数字逻辑电路部分控 制；另外一条电阻支路中的电阻为6800欧姆。
[0011] 上述方案中，所述数字逻辑电路部分包括主模块和子模块两部分，二者均用于控 制自动校正模式；在手动校正模式时，数字逻辑电路部分直接为模拟比较电路部分中的电 阻阵列电路赋值，控制电阻阵列电路中各电阻支路的并入和断开。
[0012] 上述方案中，所述数字逻辑电路部分的主模块，用于定义一个25种状态的状态 机，对应于电阻阵列电路中并联的24条可控电阻支路，对电阻阵列电路进行自动校正的测 试，每次状态转换将测试值ENC保存到变量ENC_REG中，待测试结束后，将变量ENC_REG的 值赋给变量頂ENC，来控制电阻阵列电路中各支路的开关。在自动校正模式下，状态机的转 换由电压比较器的输出信号UD_P控制。
[0013] 上述方案中，所述数字逻辑电路部分的子模块，用于定义另一个状态机，该状态机 是用于控制阻值为6800欧姆的电阻的并入与断开，以及生成自动校正完成标志Complete， 其中阻值为6800欧姆的电阻为第47电阻。
[0014] 上述方案中，所述电压比较器输出值UD_P状态为"1"时，是初始START状态；当出 现"0"时，进入S1状态，在S1状态，如果UD_P为"1"，那么就已经出现了 "101"，这时自动 校正完成；如果UD_P为0,这时出现了 "100"，则第47个电阻上的开关打开，电阻并联到总 电阻中，同时回到START状态；在100之后出现"101"的情况，这时自动校正完成。
[0015] 上述方案中，在手动校正模式下，不使用状态机，直接赋值给模拟比较电路部分中 的电阻阵列电路，并且不需要经过测试模块测试，直接对变量MENC赋值；手动校正由外部 输入信号Ex_state< 4 :0 >控制，相当于将外部的5位信号编码为24位信号，控制电阻阵 列电路可控支路中开关的闭合和断开；每次赋值，校正完成标志Complete都置位为" 1"。
[0016] 上述方案中，在复位和校正过程中，给变量頂ENC赋初值24h000fff，保证电阻值 在100欧左右，自动校正没有完成之前，此值不被改写；自动校正完成之后，校正得到的数 字码值输入给变量頂ENC。
[0017] 上述方案中，在该阻抗校正电路中加入了使能输入信号enable，目的是在有稳 定的时钟之后再自动校正，否则不开启状态机；加入了输出信号MENC_D，对校正结果进 行译码，由24位译码为5位，便于外部监测；且输入信号同步，将复位信号rst、使能信号 enable、模式控制标志ImpCtrl、外部输入信号Ex_state < 4:0 >信号同步，防止发生边 缘错误的情况。
[0018] (三）有益效果
[0019] 本发明提供的应用于高速接口的阻抗校正电路分为自动和手动两种工作模式，自 动校正工作模式下，该电路是一种闭环反馈式结构阻抗校正电路，通过由数字逻辑部分状 态机控制电阻阵列中并联电阻的条数，改变电压比较器输入，进而改变输出结果，通过使电 压比较器两个输入端电压逐渐逼近，从而使两个差分输入端的电阻逐渐逼近100欧姆。通 过合理设计每条支路上电阻的阻值与电阻支路数，如本发明实例中共有47条电阻支路，每 条支路上电阻为3400欧姆，可以有效克服工艺上、电源电压以及温度等因素带来的干扰问 题，提高校正精度，从而增强电路的稳定性，改善电路的鲁棒性。
【专利附图】
【附图说明】
[0020] 图1为现有的高速接口收发器的结构框图；
[0021] 图2为本发明提供的应用于高速接口的阻抗校正电路的结构示意图；
[0022] 图3为本发明提供的应用于高速接口的阻抗校正电路中模拟比较电路部分的示 意图；
[0023] 图4为本发明提供的应用于高速接口的阻抗校正电路中测试电阻阵列电路和单 通路或多通路中电阻阵列的示意图；
[0024] 图5为本发明提供的应用于高速接口的阻抗校正电路中参考电压产生电路的示 意图。
【具体实施方式】
[0025] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照 附图，对本发明进一步详细说明。
[0026] 图1示出了现有的高速接口收发器的结构框图，包括串化器101、发送器102、锁相 环103、发送端匹配电阻104、接收端匹配电阻105、接收器106、解串器107以及时钟数据恢 复电路108。本发明提供的应用于高速接口的阻抗校正电路即是针对接收端匹配电阻105 部分实现接收端阻抗的匹配，逐步校正接收端差分1〇〇欧姆的匹配电阻，其中105部分的电 阻阵列形式与电阻阵列121相同。
[0027] 图2示出了本发明提供的应用于高速接口的阻抗校正电路的结构示意图，该阻抗 校正电路具有自动校正模式和手动校正模式两种工作模式，包括数字逻辑电路部分111和 模拟比较电路部分112,其中：模拟比较电路部分112包括电阻阵列电路121和电压比较器 122,电阻阵列电路121根据接收自数字逻辑电路部分111输出的数字控制码值，控制自身 串联于每条电阻支路中开关的断开和闭合；电压比较器122将比较结果输送到数字逻辑电 路部分111，使数字逻辑电路部分111和模拟比较电路部分112在自动校正模式下构成一个 反馈回路，逐渐实现阻抗匹配；在手动校正模式下，通过向模拟比较电路部分112中的电阻 阵列电路121多次手动输入控制码值，调节模拟比较电路部分112中电阻阵列电路121的 电阻总值，实现阻抗匹配。最终的逻辑控制码值输送给通道中电阻阵列电路，控制通道中电 阻阵列上的开关，控制并联电阻的支路数，实现阻抗匹配。
[0028] 本发明提供的应用于高速接口的阻抗校正电路，包括数字逻辑电路部分与模拟比 较电路部分。阻抗校正电路工作模式分为两种：一种为自动校正模式，一种为手动校正模 式，由控制信号imp_ctrl对模式进行控制。
[0029] 模拟比较电路包括电压比较器和电阻阵列电路。当模式控制信号imp_Ctrl为低 时，进入自动校正模式，电压比较器一个输入端接固定参考电压，另一个输入端接变化的电 压，电压比较器的比较结果输送到数字逻辑电路部分，数字逻辑电路部分将根据电压比较 器的结果输出新的控制码值，改变电阻串阵列中电阻的并联情况，进而改变电压比较器输 入端的电压，之后电压比较器的比较结果重新输送到数字逻辑电路部分，如此形成一个反 馈回路。由电压比较器两个输入端电压逐渐逼近，使接口电路的接收端差分输入之间的电 阻逐渐接近100欧姆，实现阻抗校正。当校正结束时，校正结束标志Complete由低变为高。 该电路是闭环反馈式结构，通过连续进行比较和调节，可以提高校正的精度。当模式控制信 号imp_Ctrl为高时，启动手动模式，可以通过手动调节24个可控电阻的开关，人为决定在 原有电阻的基础上再次并联多少阻值的电阻。
[0030] 本发明提供的应用于高速接口的阻抗校正电路，是一种数字模拟混合电路结构， 结构简单，逻辑清晰，可以在大范围内对输入阻抗进行校正，并且对工艺、电压和温度（PVT) 等因素具有较强的抗干扰能力。
[0031] 如图3所示，图3示出了模拟比较电路部分的示意图，其中主要包括电阻阵列121 和电压比较器122,电压比较器122有两个输入端，一端接固定的参考电压Vref= 0. 3V，另 一端接逐渐变化的电压Vchange，该逐渐变化的电压Vchange由电阻阵列电路的总阻值决 定。电压比较器122的输出值给数字逻辑电路部分111。在电阻阵列电路121的两端分别 需要在片外接一个50欧姆的精密电阻，与电阻阵列电路121串联对电源电压进行分压，第 一电阻123上端接电源电压，在本发明实例中，电源电压为1. 2V，第二电阻124下端接地电 位，采样电压Vchange再与参考电压Vref比较。
[0032] 每一路的电阻阵列电路（包括用于接收通路上的电阻阵列105和用于阻抗校正测 试电路中的电阻阵列121)有46个阻值为3400欧姆的标准电阻和1个阻值为6800欧姆的 电阻，其中，所有电阻阵列电路中有22个标准电阻支路上的开关一直保持闭合状态，自动 校正起始时，测试电阻阵列的电阻值为154欧姆。校正开始后，剩余的24个标准电阻在自 动校正时依次打开开关，即电阻串联的开关被打开，每次打开一个开关，将电阻并联到总电 阻中去，直到出现校正完成标志，则并联电阻的支路数就确定了。在标准工艺角情况下，在 开启12个电阻后校正结束，总的阻值在100欧姆左右，本校正范围涵盖了所有工艺角情况， 在电阻阻值偏差到工艺角典型值的70%到130%情况下，均可以校正回100欧姆附近。在 接收端，采用外接两个50欧姆精密电阻的形式来对差分100欧姆电阻进行校正，电阻校正 阻值是间断的，在100欧姆附近的最小校正步长为2. 8欧姆。
[0033] 如图4所示，电阻阵列电路由47条电阻支路并联而成，每条电阻支路均由一个电 阻和一个开关串联而成，其中有46条电阻支路中的电阻为3400欧姆，这46条电阻支路中 的22条电阻支路中的开关始终处于闭合状态，即这22条电阻支路始终并联到总电阻中，其 余24条电阻支路为可控电阻支路，这24条电阻支路中的开关由数字逻辑电路部分控制；另 外一条电阻支路中的电阻为6800欧姆。
[0034] 图2中，数字逻辑电路部分包括主模块和子模块两部分，二者均用于控制自动校 正模式；在手动校正模式时，数字逻辑电路部分直接为模拟比较电路部分中的电阻阵列电 路赋值，控制电阻阵列电路中各电阻支路的并入和断开。
[0035] 数字逻辑电路部分的主模块，用于定义一个25种状态的状态机，对应于电阻阵列 电路中并联的24条可控电阻支路，对电阻阵列电路进行自动校正的测试，每次状态转换将 测试值ENC保存到变量ENC_REG中，待测试结束后，将变量ENC_REG的值赋给变量IMENC，来 控制电阻阵列电路中各支路的开关。在自动校正模式下，状态机的转换由电压比较器的输 出信号UD_P控制。
[0036] 数字逻辑电路部分的子模块，用于定义另一个状态机，该状态机是用于控制阻值 为6800欧姆的电阻的并入与断开，以及生成自动校正完成标志Complete，其中阻值为6800 欧姆的电阻为第47电阻。
[0037] 电压比较器输出值UD_P状态为"1"时，是初始START状态；当出现"0"时，进入 S1状态，在S1状态，如果UD_PS"1"，那么就已经出现了"101"，这时自动校正完成；如果 UD_PS〇,这时出现了"100"，则第47个电阻上的开关打开，电阻并联到总电阻中，同时回到 START状态；在100之后出现"101"的情况，这时自动校正完成。
[0038] 在手动校正模式下，不使用状态机，直接赋值给模拟比较电路部分中的电阻阵列 电路，并且不需要经过测试模块测试，直接对变量MENC赋值；手动校正由外部输入信号 Ex_state< 4 :0 >控制，相当于将外部的5位信号编码为24位信号，控制电阻阵列电路可 控支路中开关的闭合和断开；每次赋值，校正完成标志Complete都置位为"1"。
[0039] 在复位和校正过程中，给变量頂ENC赋初值24h000fff，保证电阻值在100欧左右， 自动校正没有完成之前，此值不被改写；自动校正完成之后，校正得到的数字码值输入给变 量頂ENC。
[0040] 在该阻抗校正电路中加入了使能输入信号enable，目的是在有稳定的时钟之后再 自动校正，否则不开启状态机；加入了输出信号頂ENC_D，对校正结果进行译码，由24位译 码为5位，便于外部监测；且输入信号同步，将复位信号rst、使能信号enable、模式控制标 志Imp_ctrl、外部输入信号Ex_state< 4 :0 >信号同步，防止发生边缘错误的情况。
[0041] 在本发明中，电阻阵列的设计在阻抗校正中是很重要的部分。本发明的电阻阵列 应用于接口电路的阻抗校正，可应用于单路或者多路接口电路中，测试阵列仅在校正时使 用，校正完成后关断，校正完成之后的码值传送给单路或者多路信号传输通道上。为了避免 由于电压比较器不够精确而导致的错误反馈和提高校正精度，测试和各通路上电阻阵列中 均加了第47电阻，由shift信号控制开启。图4示出了测试电路和通路中电阻阵列的示意 图。第1电阻1301直到第46电阻1346大小相等，均为3400欧姆，第47电阻1347阻值为 前面46个电阻的2倍，大小为6800欧姆，在并联到整体电阻中时，整体电阻阻值的改变要 小于并联3400欧姆的电阻，这样可以在电压比较器精度不够时，使电压比较器仍然能够输 出"101"结束标志。
[0042] 在本发明中，需要片内产生参考电压，图5示出了参考电压产生电路，电阻R(141) 阻值与电阻R(143)阻值相同，R(142)的阻值大小是R(141)阻值大小的二倍。当电源电压 VDD为1. 2V时，参考电压Vref则为0. 3V，接到电压比较器固定电压输入端。
[0043] 表1示出了本发明中校正完成后的电阻值。本发明的阻抗校正电路结构简单，功 耗低，易于实现；对于PVT等因素的影响抗干扰能力强，校正精度高，非常适合应用于接口 电路中。
[0044]
【权利要求】
1. 一种应用于高速接口的阻抗校正电路，其特征在于，该阻抗校正电路具有自动校正 模式和手动校正模式两种工作模式，包括数字逻辑电路部分和模拟比较电路部分，其中： 模拟比较电路部分包括电阻阵列电路和电压比较器，电阻阵列电路根据接收自数字逻 辑电路部分输出的数字控制码值，控制自身串联于每条电阻支路中开关的断开和闭合； 电压比较器将比较结果输送到数字逻辑电路部分，使数字逻辑电路部分和模拟比较电 路部分在自动校正模式下构成一个反馈回路，逐渐实现阻抗匹配； 在手动校正模式下，通过向模拟比较电路部分中的电阻阵列电路多次手动输入控制码 值，调节模拟比较电路部分中电阻阵列电路的电阻总值，实现阻抗匹配。
2. 根据权利要求1所述的应用于高速接口的阻抗校正电路，其特征在于，所述电压 比较器有两个输入端，一端接固定的参考电压化ef = 0. 3V，另一端接逐渐变化的电压 Vchange，该逐渐变化的电压Vchange由电阻阵列电路的总阻值决定。
3. 根据权利要求1所述的应用于高速接口的阻抗校正电路，其特征在于，所述电阻阵 列电路由47条电阻支路并联而成，每条电阻支路均由一个电阻和一个开关串联而成，其中 有46条电阻支路中的电阻为3400欧姆，该46条电阻支路中的22条电阻支路中的开关始 终处于闭合状态，即该22条电阻支路始终并联到总电阻中，其余24条电阻支路为可控电阻 支路，该24条电阻支路中的开关由数字逻辑电路部分控制；另外一条电阻支路中的电阻为 6800欧姆。
4. 根据权利要求1所述的应用于高速接口的阻抗校正电路，其特征在于，所述数字逻 辑电路部分包括主模块和子模块两部分，二者均用于控制自动校正模式；在手动校正模式 时，数字逻辑电路部分直接为模拟比较电路部分中的电阻阵列电路赋值，控制电阻阵列电 路中各电阻支路的并入和断开。
5. 根据权利要求4所述的应用于高速接口的阻抗校正电路，其特征在于，所述数字逻 辑电路部分的主模块，用于定义一个25种状态的状态机，对应于电阻阵列电路中并联的24 条可控电阻支路，对电阻阵列电路进行自动校正的测试，每次状态转换将测试值ENC保存 到变量ENC_REG中，待测试结束后，将变量ENC_REG的值赋给变量IMENC，来控制电阻阵列 电路中各支路的开关。在自动校正模式下，状态机的转换由电压比较器的输出信号UD_P控 制。
6. 根据权利要求4所述的应用于高速接口的阻抗校正电路，其特征在于，所述数字逻 辑电路部分的子模块，用于定义另一个状态机，该状态机是用于控制阻值为6800欧姆的电 阻的并入与断开，W及生成自动校正完成标志Complete,其中阻值为6800欧姆的电阻为第 47电阻。
7. 根据权利要求6所述的应用于高速接口的阻抗校正电路，其特征在于，所述电压比 较器输出值UD_P状态为"1"时，是初始START状态；当出现"0"时，进入S1状态，在S1状 态，如果UD_P为"1 "，那么就已经出现了 " 101 "，该时自动校正完成；如果UD_P为0，该时出 现了 "100"，则第47个电阻上的开关打开，电阻并联到总电阻中，同时回到START状态；在 100之后出现"101"的情况，该时自动校正完成。
8. 根据权利要求4所述的应用于高速接口的阻抗校正电路，其特征在于，在手动校正 模式下，不使用状态机，直接赋值给模拟比较电路部分中的电阻阵列电路，并且不需要经过 测试模块测试，直接对变量IMENC赋值；手动校正由外部输入信号Ex_state < 4 ;0 >控制， 相当于将外部的5位信号编码为24位信号，控制电阻阵列电路可控支路中开关的闭合和断 开；每次赋值，校正完成标志Complete都置位为"1"。
9. 根据权利要求4所述的应用于高速接口的阻抗校正电路，其特征在于，在复位和校 正过程中，给变量IMENC赋初值2化OOOfff，保证电阻值在100欧左右，自动校正没有完成之 前，此值不被改写；自动校正完成之后，校正得到的数字码值输入给变量IMENC。
10. 根据权利要求1所述的应用于高速接口的阻抗校正电路，其特征在于，在该阻抗校 正电路中加入了使能输入信号en油le，目的是在有稳定的时钟之后再自动校正，否则不开 启状态机；加入了输出信号IMENC_D，对校正结果进行译码，由24位译码为5位，便于外部 监测；且输入信号同步，将复位信号rst、使能信号enable、模式控制标志Imp_ctrl、外部输 入信号Ex_state < 4 ;0 >信号同步，防止发生边缘错误的情况。
【文档编号】H03K19/0175GK104467802SQ201410677095
【公开日】2015年3月25日 申请日期:2014年11月21日 优先权日:2014年11月21日
【发明者】张锋, 姚穆 申请人:中国科学院微电子研究所