降低电路功耗的电路及降低电路功耗的方法
【专利摘要】本发明提供一种降低电路功耗的电路及降低电路功耗的方法。所述降低电路功耗的电路包括：第一本体电路和谐振电路；所述第一本体电路用于实现对应的预设功能；所述谐振电路与所述第一本体电路并联，用于将所述谐振电路与所述第一本体电路连接的节点调制为高阻抗状态。本发明技术方案中，通过谐振电路，将所述谐振电路与第一本体电路连接的节点调制为高阻抗状态，从而有效的解决了现有技术中悬空电路的问题，进而可以有效的降低电路功耗。
【专利说明】降低电路功耗的电路及降低电路功耗的方法
【技术领域】
[0001]本发明涉及一种电路【技术领域】，特别是涉及一种降低电路功耗的电路及降低电路功耗的方法。
【背景技术】
[0002]随着通信技术的发展和产品的不断革新，当前的电子通讯产品功能越来越多，这就要求我们的产品电路图，图能够尽可能的支持最多的功能。但是在实际应用时会根据实际需求贴片其中一部分功能，其他不需要的电路将不进行贴片，这样就会带来悬空的射频电路，这些电路或长或短。
[0003]现有的方法是在分支点预留01？断开位置，但实际操作中总会出现各种尾巴，特别是射频17狀线路上必然会带来一定的功率损耗，若这些射频悬空电路不能很好的处理，不仅会造成电路功耗，而且还可能影响电路的整体性能。
[0004]因此，如何有效的避免射频悬空电路带来的功耗就成为本领域技术人员亟待解决的问题之一。
【发明内容】
[0005]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种降低电路功耗的电路及降低电路功耗的方法，用于解决现有技术中由于射频悬空电路导致的高功耗的问题。
[0006]为实现上述目的及其他相关目的，本发明提供一种降低电路功耗的电路，所述降低电路功耗的电路包括:第一本体电路和谐振电路；
[0007]所述第一本体电路用于实现对应的预设功能；
[0008]所述谐振电路与所述第一本体电路并联，用于将所述谐振电路与所述第一本体电路连接的节点调制为尚阻抗状态。
[0009]优选的，所述谐振电路的线路长度与所述第一本体电路的输入信号的波长相关。
[0010]优选的，所述谐振电路的线路长度为所述第一本体电路的输入信号的波长的四分之一。
[0011]优选的，所述降低电路功耗的电路还包括:第二本体电路；所述第二本体电路通过所述谐振电路与所述第一本体电路并联。
[0012]优选的，当所述第二本体电路接收相应的输入信号时，所述第二本体电路通过零欧姆电阻与所述谐振电路连接。
[0013]优选的，当所述第二本体电路不接收相应的输入信号时，所述第二本体电路与所述谐振电路断开连接。
[0014]优选的，所述谐振电路包括:至少包括一个零欧姆电阻，所述零欧姆电阻的一端作为所述谐振电路与所述第一本体电路连接的节点；所述零欧姆电阻的另一端接地。
[0015]本发明还提供一种降低电路功耗的方法，所述降低电路功耗的方法包括:
[0016]在完成第一本体电路之后，设置与所述第一本体电路并联的谐振电路；
[0017]调整所述谐振电路的线路长度以调制所述谐振电路与所述第一本体电路连接的节点处于高阻抗状态。
[0018]优选的，所述谐振电路的线路长度与所述第一本体电路的输入信号的波长相关。
[0019]优选的，所述谐振电路的线路长度为所述第一本体电路的输入信号的波长的四分之一。
[0020]如上所述，本发明的降低电路功耗的电路及降低电路功耗的方法，具有以下有益效果:
[0021]本发明技术方案中，设置谐振电路与第一本体电路并联，从而将谐振电路与第一本体电路相连接的节点调制为高阻抗状态，这样可以有效的避免现有技术中的射频悬空电路，从而降低电路的功耗，并提尚电路的性能。
[0022]进一步地，本发明优选技术方案中，将谐振电路的线路长度设置为第一本体电路的输入信号的波长的四分之一，利用并联谐振电路的原理将谐振电路与第一本体电路的连接节点调制为高阻抗状态，这种调制方式简单有效，成本较低。
【专利附图】
【附图说明】
[0023]图1显示为本发明降低电路功耗的电路的具体实施例的示意图。
[0024]图2显示为本发明中谐振电路的工作原理示意图。
[0025]元件标号说明
[0026]101 芯片
[0027]102 芯片
[0028]103 芯片
[0029]1？1 电阻
[0030]1？2 电阻
[0031]1？3 电阻
【具体实施方式】
[0032]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0033]需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0034]为解决现有技术中由于存在射频悬空电路而导致的电路功耗问题，本发明提供一种降低电路功耗的电路，所述降低电路功耗的电路包括:第一本体电路和谐振电路；
[0035]所述第一本体电路用于实现对应的预设功能；
[0036]所述谐振电路与所述第一本体电路并联，用于将所述谐振电路与所述第一本体电路连接的节点调制为尚阻抗状态。
[0037]请参考图1，在具体实施例中，为了实现多种功能，在实际的1奶01^布图中，将芯片X1、芯片102以及芯片103按照图1所示的布局进行排布。在贴片时，可能根据实际需要仅将芯片102进行贴片，而不需要芯片103的功能，因此，芯片103及其相关器件将不被贴片。
[0038]这样，所述第一本体电路即为包括芯片101至芯片102的之间的相关电路；本实施例中，还包括:第二本体电路；即芯片102及其相关的电路；所述第二本体电路通过谐振电路与所述第一本体电路并联。图1中所示的谐振电路即为节点八与节点8之间的电路。
[0039]在实际应用时，当所述第二本体电路接收相应的输入信号时，所述第二本体电路通过零欧姆电阻与所述谐振电路连接。也就是说，可以在旧位置上贴片一个零欧姆电阻。而当所述第二本体电路不需要接收相应的输入信号时，所述第二本体电路与所述谐振电路断开连接；也就是说，不在卩3位置上贴片，这样就可以断开连接。
[0040]需要说明的是，这里所述的芯片X1、芯片102及芯片103仅为举例说明，在实际应用中，可以为具体的电路结构，本发明对此不做限制。
[0041]为了方便说明，假设芯片102接收芯片101输出的信号，这样，在实际的电路中，需要将芯片1。1、芯片102以及相关的节点进行连接，也就是说，需要将芯片X1、芯片102进行贴片，将两个芯片之间的连接通过零欧姆电阻实现电连接。此为现有技术的相关内容，在此不再赘述。
[0042]由于芯片103及其相关的电路不需要贴片，因此，这一支电路就可能存在现有技术中所述的悬空电路，从而导致增加电路的功耗。为减少悬空电路的电路功耗，本发明在1^011^布图时，就需要调整谐振电路的线路长度，即节点八与节点8之间的线路长度。
[0043]本实施例中，所述谐振电路至少包括一个零欧姆电阻，所述零欧姆电阻的一端作为所述谐振电路与所述第一本体电路连接的节点；所述零欧姆电阻的另一端接地。具体地，参考图1，可以在节点八至节点8之间的线路中，在81和82位置上设置两个零欧姆电阻，从而实现谐振电路的导通。
[0044]在本实施例中，所述谐振电路的线路长度与所述第一本体电路的输入信号的波长相关。优选的，所述谐振电路的线路长度为所述第一本体电路的输入信号的波长的四分之
0
[0045]以下结合图2对谐振电路的工作原理做进一步详细说明。
[0046]参考图2，在实际电路中，电压11与电流1在时序上的关系如图2所示。具体地，本领域技术人员应当理解的是:
[0047]1)电压11产生电磁场2，电流1产生磁场1 ；
[0048]2)电压I！与电流1都是在1/2波长的期间由波谷到波峰再到波谷，且相差1/4波长，即
[0049]90 度；
[0050]3)传输线传输121波，所以可以用电压电流来描述波的行为；
[0051]4)传输线需要关注其反射的特性。
[0052]由图2可知，终端短路的传输线，其端点的电流最大，电压却最小，也就是阻抗最小，由此端点往源端回1/4波长时，就会出现电压最大而电流最小(阻抗最大)的点，若源端就是这个点，相当于看到一个高阻抗，也就相当于并联谐振。若继续往回1/2波长时，又会出现一个同样特性的点，即波长/4+波长袖/2。
[0053]同理，当终端开路时，在端点电压最大，电流最小(电阻最大)，往回1/4波长时得到一个电压最低，电流最大(阻抗最小)的点，相当于串联谐振。
[0054]根据上述原理分析可知，当传输线的线路长度为波长的四分之一时，传输线路的源端处于高阻抗状态，也即相当于传输线处于开路。
[0055]结合图1，当第二本体电路不需要贴片时，就会有谐振电路(节点4至节点8之间的电路)的射频电路尾巴拖出来，而根据图2的原理分析，可以在1370111:时把节点八到节点8的走线长度满足波长/4+波长袖/2，这样就在节点八至节点8之间形成一个并联谐振电路，此时八点就相当于阻抗无限大的开路状态，解决射频尾巴的问题，从而有效的降低电路功耗。
[0056]当然，在实际[奶仙丨时还需要考虑实际的介电系数，板子环境等因素，但是通过简单的控制谐振电路的线路长度即可有效的解决射频悬空问题，进而降低电路的功耗。另夕卜，在实际应用中，还可以根据需要有效合理的选择节点八至节点之间的电路为谐振电路，从而根据图2所示的原理调整节点八至节点之间的线路长度，而不必拘泥于节点八至节点8之间的线路，此不应限制本发明的保护范围。
[0057]相应的，本发明还提供一种降低电路功耗的方法，所述降低电路功耗的方法包括:
[0058]在完成第一本体电路之后，设置与所述第一本体电路并联的谐振电路；
[0059]调整所述谐振电路的线路长度以调制所述谐振电路与所述第一本体电路连接的节点处于高阻抗状态。
[0060]具体的，所述谐振电路的线路长度与所述第一本体电路的输入信号的波长相关。优选的，所述谐振电路的线路长度为所述第一本体电路的输入信号的波长的四分之一。
[0061〕 本发明技术方案中，利用并联谐振电路的工作原理将谐振电路与第一本体电路的连接节点处设置为高阻抗状态，从而有效的解决了悬空电路的问题，进而大大降低了电路的功耗。
[0062]优选方案中，仅需将谐振电路的线路长度调整为输入信号的波长的四分之一，这种调制方式简单便捷，不需要额外增加电路成本。
[0063]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1.一种降低电路功耗的电路，其特征在于，所述降低电路功耗的电路包括:第一本体电路和谐振电路； 所述第一本体电路用于实现对应的预设功能； 所述谐振电路与所述第一本体电路并联，用于将所述谐振电路与所述第一本体电路连接的节点调制为尚阻抗状态。
2.根据权利要求1所述的降低电路功耗的电路，其特征在于，所述谐振电路的线路长度与所述第一本体电路的输入信号的波长相关。
3.根据权利要求2所述的降低电路功耗的电路，其特征在于，所述谐振电路的线路长度为所述第一本体电路的输入信号的波长的四分之一。
4.根据权利要求1所述的降低电路功耗的电路，其特征在于，所述降低电路功耗的电路还包括:第二本体电路；所述第二本体电路通过所述谐振电路与所述第一本体电路并联。
5.根据权利要求4所述的降低电路功耗的电路，其特征在于，当所述第二本体电路接收相应的输入信号时，所述第二本体电路通过零欧姆电阻与所述谐振电路连接。
6.根据权利要求4所述的降低电路功耗的电路，其特征在于，当所述第二本体电路不接收相应的输入信号时，所述第二本体电路与所述谐振电路断开连接。
7.根据权利要求1所述的降低电路功耗的电路，其特征在于，所述谐振电路包括:至少包括一个零欧姆电阻，所述零欧姆电阻的一端作为所述谐振电路与所述第一本体电路连接的节点；所述零欧姆电阻的另一端接地。
8.—种降低电路功耗的方法，其特征在于，所述降低电路功耗的方法包括: 在完成第一本体电路之后，设置与所述第一本体电路并联的谐振电路； 调整所述谐振电路的线路长度以调制所述谐振电路与所述第一本体电路连接的节点处于高阻抗状态。
9.根据权利要求8所述的降低功耗的方法，其特征在于，所述谐振电路的线路长度与所述第一本体电路的输入信号的波长相关。
10.根据权利要求9所述的降低功耗的方法，其特征在于，所述谐振电路的线路长度为所述第一本体电路的输入信号的波长的四分之一。
【文档编号】H03K3/012GK104485922SQ201410788479
【公开日】2015年4月1日 申请日期:2014年12月17日 优先权日:2014年12月17日
【发明者】朱兵, 董粮 申请人:上海斐讯数据通信技术有限公司