能够抵抗单粒子效应和双节点翻转的时域加固触发器的制造方法
【专利摘要】本发明涉及抗辐射集成电路设计领域，为提供可以应用于辐射环境下的触发器，为此，本发明采取的技术方案是，能够抵抗单粒子效应和双节点翻转的时域加固触发器，包括5个传输门TG1’～TG5’、5个反相器INV1’～INV5’、3个二输入保护门DIG1’～DIG3’和一个延迟单元结构τ，输入D’分别经由TG1’和INV1’后的节点为A’，A’节点后分为两个支路，各自接反相器INV2’和INV3’，其中接INV3’的支路还需要加延迟单元τ，这两个支路各自经由传输门TG2’和TG3’后的节点是B1’和B2’。本发明主要应用于抗辐射集成电路设计。
【专利说明】能够抵抗单粒子效应和双节点翻转的时域加固触发器
【技术领域】
[0001] 本发明涉及抗辐射集成电路设计领域，尤其设计使用保护门和延时单元的组 合对时序电路进行加固，具有抗单粒子效应（Single-eventUpset,SEU)和双节点翻 转（Double-nodeUpsets,DNU)的能力，还可以抵抗输入端口和时钟线的瞬时错误脉冲 (SingleEventTransient,SET)〇 技术背景
[0002] 应用于太空领域中的集成电路会遭受粒子轰击引起软错误，常见的太空中的辐射 机理有a粒子、高能中子、高能宇宙射线、低能宇宙中子的轰击，这些粒子打向硅表面引起 晶体管内部产生多余电荷而错误的开启或关断。单粒子效应是集成电路在空间环境中面临 的主要辐射效应。它会在芯片中产生电离电荷，引起模拟/数字电路功能紊乱。
[0003] 时钟沿触发的D触发器是构成时序逻辑电路记忆功能的常用单元，采用内部反馈 机制来实现逻辑值的存储，对于触发器的加固尤为重要。常用的设计加固方法（Radiation Hardened-byDesign,RHBD)有模组冗余和使用保护门。模组冗余会大大增加电路面积和功 耗，保护门电路则不会。常用的主从边沿触发器的主从结构保持一致，但是在设计加固的触 发器结构中其主从结构经常不一致。
【发明内容】
[0004] 为克服现有技术的不足，本发明旨在提供可以应用于辐射环境下的触发器，为此， 本发明采取的技术方案是，能够抵抗单粒子效应和双节点翻转的时域加固触发器，包括5 个传输门TG1'?TG5'、5个反相器INV1'?INV5'、3个二输入保护门DIG1'?DIG3'和一 个延迟单元结构t，输入D'分别经由TG1'和INV1'后的节点为A'，A'节点后分为两个支 路，各自接反相器INV2'和INV3'，其中接INV3'的支路还需要加延迟单元t，这两个支路各 自经由传输门了62'和了63'后的节点是81'和82'出1'、82'均作为0161'和0162'的输入 信号，DIG1'的输出节点是C1'，DIG2'的输出节点是C2'，C1'经由INV4'和TG4'连至B1' 节点，C2'经由INV5'和TG5'后连接至B2'节点，Cl'、C2'作为DIG3'的两个输入，DIG3' 的输出Q'即为触发器的输出端。
[0005] 二输入保护门和延时单元T的组合结构具体为，二输入保护门DIG两个输入之间 设置有一个延时单元结构。
[0006] 其中的延时单元结构为两个反相器中间连一个PM0S和一个NM0S，晶体管Pl、N1 和P3、N3分别构成两组反相器，其中P1、P3的源级接VDD，N1、N3的源级接GND，P1、N1的漏 端相连记做节点A，A再连接P2、N2、P3、N3的栅端，P2的源漏级均接VDD，N2的源漏级均接 GND，Pl、N1的栅端相连作为延迟单元的输入端In，P3、N3的漏端相连作为延迟单元的输出 端Out;晶体管P2、N2需要大的面积，作为大电容充放电来延迟时间，通过调整P2、N2的宽 *长调节延迟时间t的大小。
[0007] 能够抵抗单粒子效应和双节点翻转的时域加固触发器，包括：7个传输门TG1?7、 7个反相器INV1?7、3个二输入保护门DIG1?3、一个三输入保护门TIG、和两个延迟单 元，输入D经由TG1和INV1后的节点为A，A节点后分为三个支路，各自接0、t、2t的延 迟单元后再分别接反相器INV2、INV3和INV4,INV2经过传输门TG2后的节点是Bl，INV3 经过传输门TG3后的节点是B2,INV4经过传输门TG4后的节点是B3 ;B1、B2作为DIG1的 两个输入信号，DIG1的输出节点是Cl，C1经由INV5和TG5反馈连至B1节点；B2、B3作为 DIG2的两个输入信号，DIG2的输出节点是C2,C2经由INV6和TG6反馈连至B2节点；B1、 B3作为DIG3的两个输入信号，DIG3的输出节点是C3,C3经由INV7和TG7反馈连至B3节 点；Cl、C2、C3作为TIG的三个输入，TIG的输出Q即为触发器的输出端。
[0008] 三输入保护门TIG晶体管级结构为：使用三个PMOS管PM1、PM2、PM3串联，三个 NMOS管NM1、NM2、NM3串联；PM1的源级接VDD，PM3的漏极接NM3的漏极，NM1的源级接GND， PM1和匪1的栅极作为一个输入A，PM2和匪2的栅极作为另一个输入B，PM3和匪3的栅极 作为另一个输入C，PM3和匪3的漏极作为输出0,TIG在三个输入不相同的时输出为高阻 态。在三个输入信号相同时，该单元的功能与反相器的功能一致。
[0009] 与已有技术相比，本发明的技术特点与效果：
[0010] 这两种触发器结构是通过结构设计的手段对电路进行加固的，第一类触发器可以 稳定的抵抗SEU，第二类触发器能够稳定的抵抗DNU。
[0011] 使用三输入保护门的第二类结构还可以抵抗输入端口和时钟线上的SET。
【专利附图】
【附图说明】
[0012] 图1可以抵抗单粒子效应的触发器的电路结构；
[0013] 图2DIG和延迟单元的组合结构；
[0014] 图3延时单元的晶体管结构；
[0015] 图4可以抵抗双节点翻转的时域加固触发器的电路结构；
[0016] 图5 (a)TIG的晶体管级结构，（b)TIG的逻辑符号，（c)TIG的时序图。
【具体实施方式】
[0017] 本发明的目的是提供可以应用于辐射环境下的触发器，应用保护门设计了两种触 发器。第一类触发器使用二输入保护门，可以抵抗SEU;第二类触发器使用三输入保护门， 可以抵抗DNU，还可以抵抗输入端口和时钟线上的SET。
[0018] 本发明采用的技术方案是：
[0019] 可以抵抗SEU的第一类触发器的结构（如图1所示）使用5个传输门TG1'?TG5 '、 5个反相器INV1'?INV5'、3个二输入保护门DIG1'?DIG3'和一个延迟单元结构T。输 入D'经由TG1'和INV1'后的节点为A'，A'节点后分为两个支路，各自接反相器INV2'和 INV3'，其中接INV3'的支路还需要加延迟单元t，这两个支路各自经由传输门TG2'和TG3' 后的节点是B1'和B2'。Bl'、B2'均作为DIG1'和DIG2'的输入信号，DIG1'的输出节点 是C1'，DIG2'的输出节点是C2'，C1'经由INV4'和TG4'连至B1'节点，C2'经由INV5'和 TG5'后连接至B2'节点，Cl'、C2'作为DIG3'的两个输入，DIG3'的输出Q'即为触发器的 输出端。
[0020] 图2是DIG和延时单元t的组合结构，这是一种时域加固的保护门结构。DIG在 两个输入不相同时输出为高阻态，维持原来的电平。在两个输入信号相同时，该单元的功能 与反相器的功能一致。延时单元具有时长为t的延时，当输入信号发生SET，且SET脉冲宽 度小于t时，可以屏蔽掉SET，输出不受影响。图1结构中D'经过A'节点后分为两个支 路，其中一个支路被延时t，也就是说B1'和B2'信号相差t的延时，B1'和B2'是DIG1' 的两个输入，这样DIG1'就是一个时域加固的保护门结构，同时B1'和B2'是DIG2'的两个 输入，这样DIG2'也是一个时域加固的保护门结构。
[0021] 其中的延时单元结构（如图3所示为其晶体管级结构）为两个反相器中间连一个 PMOS和一个NMOS。晶体管P1、N1和P3、N3分别构成两组反相器，其中P1、P3的源级接VDD， Nl、N3的源级接GND，Pl、N1的漏端相连记做节点A，A再连接P2、N2、P3、N3的栅端，P2的 源漏级均接VDD，N2的源漏级均接GND，Pl、N1的栅端相连作为延迟单元的输入端In，P3、 N3的漏端相连作为延迟单元的输出端Out。晶体管P2、N2需要大的面积，作为大电容充放 电来延迟时间，通过调整P2、N2的宽*长可以调节延迟时间t的大小。
[0022] 在时钟的低电平阶段，传输门TG1'、TG4'、TG5'导通，主级处于透明阶段，输入D' 被传送到主级的输出端，从级处于维持阶段。在时钟的高电平阶段，传输门TG2'、TG3'导 通，从级处于透明阶段，从级输入Bl'、B2'被传送到触发器输出端Q'，主级处于维持阶段。
[0023] 该结构关键节点有5个，都有可能被粒子轰击发生单粒子效应。A'发生单粒子瞬 态（Singleeventtransient,SET)时，由于延时单元的存在，B1'、B2'节点不会同时受SET 的影响，保护门的两个输入不一致时进入维持阶段，输出浮空保持不变，Cl'、C2'的状态不 受影响，Q'也就不受影响。B1'或B2'中一个发生SEU时，DIG1'、DIG2'进入维持阶段，C1'、 C2'维持之前正确的电平，Q'不受影响。当Cl'或C2'中一个发生SEU时，DIG3'进入维持 阶段，Q'浮空维持原来的电平值屏蔽错误。
[0024] 可以抵抗DNU的第二类触发器的结构（如图4所示）使用7个传输门TG1?7、7 个反相器INV1?7、3个二输入保护门DIG1?3、一个三输入保护门TIG、和两个延迟单元。 输入D经由TG1和INV1后的节点为A，A节点后分为三个支路，各自接0、t、2t的延迟单 元（延迟时间为t)后再分别接反相器INV2、INV3和INV4,INV2经过传输门TG2后的节 点是Bl，INV3经过传输门TG3后的节点是B2,INV4经过传输门TG4后的节点是B3。B1、B2 作为DIG1的两个输入信号，DIG1的输出节点是C1，C1经由INV5和TG5反馈连至B1节点； B2、B3作为DIG2的两个输入信号，DIG2的输出节点是C2，C2经由INV6和TG6反馈连至B2 节点；Bl、B3作为DIG3的两个输入信号，DIG3的输出节点是C3,C3经由INV7和TG7反馈 连至B3节点。Cl、C2、C3作为TIG的三个输入，TIG的输出Q即为触发器的输出端。
[0025] 三输入保护门TIG(如图5(a)所示为其晶体管级结构，（b)为其逻辑符号，（c)为 其时序图）的结构为：使用三个PM0S管PM1、PM2、PM3串联，三个NM0S管匪1、匪2、匪3串 联；PM1的源级接VDD，PM3的漏极接匪3的漏极，匪1的源级接GND，PM1和匪1的栅极作为 一个输入A，PM2和匪2的栅极作为另一个输入B，PM3和匪3的栅极作为另一个输入C，PM3 和匪3的漏极作为输出0。TIG在三个输入不相同的时输出为高阻态。在三个输入信号相 同时，该单元的功能与反相器的功能一致。
[0026] 在时钟的低电平阶段，传输门TG1、TG5、TG6、TG7导通，主级处于透明阶段，从级处 于维持阶段。在时钟的高电平阶段，传输门TG2、TG3、TG4导通，从级处于透明阶段，从级输 入Bl、B2、B3被传送到触发器输出端Q，主级处于维持阶段。
[0027] 该结构关键节点有7个，都有可能被粒子轰击发生单粒子效应。分析双节点翻转 时，不考虑A节点，将其他内部节点分为两组，分别为{B1、B2、B3}和{C1、C2、C3}。当发生 错误翻转的两个节点都出现在B组别时，只有一个二输入保护门的输出会错误翻转，TIG进 入维持阶段，输出不变。例如Bl、B2发生错误，由这两个节点驱动的保护门输出C1翻转， C2、C3维持正确电平，TIG输出浮空，Q不变，屏蔽错误。当发生错误翻转的两个节点都出现 在C组别时，TIG进入维持阶段，输出浮空，Q保持不变。当B和C组别各自有一个节点发 生错误翻转时，考虑最坏情况是，发生错误的C节点通过INV驱动B节点出错，两个错误的 B节点导致其驱动的DIG错误输出，即两个C组别的节点错误，也可以被TIG屏蔽。例如， Bl、C2发生错误，则B2由于C2的驱动而出错，Bl、B2共同驱动的DIG1，所以C1错误，但是 C3保持正确，所以Q不变。
[0028] 如果D或者时钟线发生SET(脉冲宽度小于t)，由于延时单元的存在，错误不会同 时传播到B组别，保护门会将SET屏蔽。
[0029]
[0030]表1
【权利要求】
1. 一种能够抵抗单粒子效应和双节点翻转的时域加固触发器，其特征是，包括5个传 输门TG1'?TG5'、5个反相器INV1'?INV5'、3个二输入保护门DIG1'?DIG3'和一个延 迟单元结构τ，输入D'分别经由TG1'和INV1'后的节点为A'，A'节点后分为两个支路， 各自接反相器INV2'和INV3'，其中接INV3'的支路还需要加延迟单元τ，这两个支路各自 经由传输门TG2'和TG3'后的节点是Β1'和Β2';Β1'、Β2'均作为DIG1'和DIG2'的输入信 号，DIG1'的输出节点是C1'，DIG2'的输出节点是C2'，C1'经由INV4'和TG4'连至Β1'节 点，C2'经由INV5'和TG5'后连接至B2'节点，Cl'、C2'作为DIG3'的两个输入，DIG3'的 输出Q'即为触发器的输出端。
2. 如权利要求1所述的能够抵抗单粒子效应和双节点翻转的时域加固触发器，其特征 是，二输入保护门和延时单元τ的组合结构具体为，二输入保护门DIG两个输入之间设置 有一个延时单元结构。
3. 如权利要求1所述的能够抵抗单粒子效应和双节点翻转的时域加固触发器，其特征 是，其中的延时单元结构为两个反相器中间连一个PMOS和一个NMOS，晶体管PU Nl和P3、 N3分别构成两组反相器，其中P1、P3的源级接VDD，N1、N3的源级接GND，P1、N1的漏端相连 记做节点A，A再连接P2、N2、P3、N3的栅端，P2的源漏级均接VDD，N2的源漏级均接GND，P1、 NI的栅端相连作为延迟单元的输入端In，P3、N3的漏端相连作为延迟单元的输出端Out ; 晶体管P2、N2需要大的面积，作为大电容充放电来延迟时间，通过调整P2、N2的宽*长调节 延迟时间τ的大小。
4. 如权利要求1所述的能够抵抗单粒子效应和双节点翻转的时域加固触发器，其特征 是，包括个传输门TGl?7、7个反相器INVl?7、3个二输入保护门DIGl?3、一个三输 入保护门TIG、和两个延迟单元，输入D经由TGl和INVl后的节点为A，A节点后分为三个支 路，各自接〇、τ、2 τ的延迟单元后再分别接反相器INV2、INV3和INV4, INV2经过传输门 TG2后的节点是Bl，INV3经过传输门TG3后的节点是Β2, INV4经过传输门TG4后的节点是 Β3 ;Β1、Β2作为DIGl的两个输入信号，DIGl的输出节点是Cl，Cl经由INV5和TG5反馈连 至Bl节点；B2、B3作为DIG2的两个输入信号，DIG2的输出节点是C2, C2经由INV6和TG6 反馈连至B2节点；B1、B3作为DIG3的两个输入信号，DIG3的输出节点是C3, C3经由INV7 和TG7反馈连至B3节点；Cl、C2、C3作为TIG的三个输入，TIG的输出Q即为触发器的输出 端。
5. 如权利要求1所述的能够抵抗单粒子效应和双节点翻转的时域加固触发器，其特征 是，三输入保护门TIG晶体管级结构为：使用三个PMOS管PM1、PM2、PM3串联，三个NMOS管 匪1、匪2、匪3串联；PMl的源级接VDD，PM3的漏极接匪3的漏极，匪1的源级接GND，PMl和 匪1的栅极作为一个输入A，PM2和匪2的栅极作为另一个输入B，PM3和匪3的栅极作为另 一个输入C，PM3和匪3的漏极作为输出0，TIG在三个输入不相同的时输出为高阻态。在三 个输入信号相同时，该单元的功能与反相器的功能一致。
【文档编号】H03K3/02GK104518762SQ201410790846
【公开日】2015年4月15日 申请日期:2014年12月17日 优先权日:2014年12月17日
【发明者】聂凯明, 闫茜, 徐江涛, 史再峰, 高静, 高志远, 姚素英 申请人:天津大学