延迟锁相环和占空比矫正电路的制作方法
【专利摘要】本实用新型涉及延迟锁相环和占空比矫正电路，包括第一占空比矫正电路DCC1、延迟锁相环DLL、第二占空比矫正电路DCC2以及反相器。本实用新型解决了现有的DLL和DCC电路存在受输入最小脉冲的限制，或输出占空比不能精确到50％的技术问题，本实用新型所提供得电路，输出时钟的占空比比传统DLL和DCC电路有很大的改善。
【专利说明】延迟锁相环和占空比矫正电路
【技术领域】
[0001] 本实用新型涉及延迟锁相环和占空比矫正电路。
【背景技术】
[0002] 延迟锁相环（DLL)和占空比矫正电路（DCC)广泛用于微处理器、存储器接口、芯片 之间的接口和大规模集成电路的时钟分布网络。延迟锁相环DLL用于时钟同步来解决时钟 的偏斜问题，使得芯片内部或芯片之间的时钟延迟有足够的余量，从而提高系统的时序功 能。占空比矫正电路DCC用于调整时钟的占空比（通常为50% )，使时钟的上升沿和下降 沿都可用于采样数据，从而提高信号的传输速率。DLL和DCC经常会在各种应用系统中配合 使用。
[0003] DLL电路工作原理：DLL由DLL延迟链、DLL鉴相器、DCC控制器和DLL反馈电路组 成。
[0004] DLL的输入时钟经过延时链后产生DLL输出时钟，DLL输出时钟经过DLL反馈延时 后产生反馈时钟，反馈时钟与输入时钟均输入至DLL鉴相器。DLL鉴相器对输入时钟和反馈 时钟进行抽样、比较，并将比较结果输出给DLL控制器。DLL控制器根据比较结果调整可变 延时链的延时，实现反馈时钟与输入时钟的相位对齐，从而实现与输入时钟具有特定延时 要求的输出时钟。
[0005] DCC电路工作原理：DCC电路由两个相同的延迟链（DCC延迟链1和DCC延迟链2)、 DCC鉴相器、DCC控制器和上升沿触发电路组成。
[0006] DCC输入时钟通过两个相同的延迟链得到时钟360。DCC输入时钟和时钟360输入 到DCC鉴相器，受DCC鉴相器输出和DCC控制器的控制，DCC延迟链1和DCC延迟链2会自 动调整延迟时间，最终稳定到时钟360上升沿和输入时钟的下个周期上升沿对齐。达到稳 态之后，由于输入时钟的上升沿和时钟360的上升沿相差一个周期（t dk)，故可知DCC延迟 链1的输出时钟（时钟180)的上升沿必然和输入时钟的上升沿相差半个周期。这样，DCC 输入时钟和时钟180经过上升沿触发电路后，便可得到一个占空比50%的输出时钟信号。
[0007] 传统的DLL和DCC电路通常有以下两种结构，第一种结构为输入时钟首先输入 DLL，DLL输出时钟作为DCC输入时钟，DCC输出时钟作为最终输出时钟，如图1所示。工作 原理：输入时钟首先经过DLL电路进行时钟同步，然后通过DCC电路完成占空比矫正，输出 50%占空比的同步时钟。
[0008] 存在缺点：在此结构中，DLL和DCC的输出时钟占空比为50%。但由于在高频时 候，输入时钟需要经过较长的DLL延时链和DLL反馈电路，时钟会在此段路径中出现占空比 失真甚至丢失现象，所以此结构对整个DLL和DCC的输入时钟的占空比要求较为严格，即电 路受输入时钟最小脉冲的限制较大。
[0009] 第二种结构为输入时钟首先输入DCC，DCC输出时钟作为DLL输入时钟，DLL输出 时钟作为最终输出时钟，具体如图2所示。
[0010] 工作原理：输入时钟首先通过DCC电路完成时钟占空比矫正，再经过DLL电路进行 时钟同步，输出50%占空比的同步时钟。
[0011] 存在的缺点：在此结构中，由于输入时钟首先经过了占空比矫正，故当时钟传入至 DLL电路时不再受输入时钟占空比的限制。但由于后面DLL电路的延迟链对时钟的传输会 产生占空比失真，故整个DLL&DCC电路的输出时钟不再能保证为理想的50%占空比。
[0012] 可见，传统的DLL和DCC电路由于结构的影响，存在两个问题，受输入最小脉冲的 限制，或输出占空比不能精确到50%。本实用新型提出了一种新的DLL和DCC电路结构，在 传统电路的结构的基础上进行了改进，使电路可以很好的同时克服上面的两个问题。
【发明内容】
[0013] 为了解决现有的DLL和DCC电路存在受输入最小脉冲的限制，或输出占空比不能 精确到50%的技术问题，本实用新型提供一种延迟锁相环和占空比矫正电路。
[0014] 本实用新型的技术解决方案为：
[0015] 延迟锁相环和占空比矫正电路，其特殊之处在于：包括第一占空比矫正电路 DCC1、延迟锁相环DLL、第二占空比矫正电路DCC2以及反相器；
[0016] 所述第一占空比矫正电路DCCl包括第一 DCC延迟链和第一上升沿触发器，所述第 一 DCC延迟链的输出端与第一上升沿触发器的输入端连接，DCC输入信号同时输入给DCC延 迟链和第一上升沿触发器；
[0017] 所述延迟锁相环DLL包括DLL延迟链、DLL鉴相器、DLL控制器以及DLL反馈电路， 所述DLL延迟链的输出端与DLL反馈电路的输入端连接，所述DLL反馈电路的输出端与DLL 鉴相器的输入端连接，所述DLL鉴相器的输出端与DLL控制器连接，所述DLL控制器的输出 端控制DLL延迟链，所述第一上升沿触发器的输出端与DLL延迟链的输入端以及DLL鉴相 器的输入端均连接；
[0018] 所述第二占空比矫正电路DCC2包括第二DCC延迟链、DCC鉴相器、DCC控制器以及 第二上升沿触发器，所述第二DCC延迟链的输出端与第二上升沿触发器输入端连接，所述 延迟锁相环DLL的输出端分别与第二DCC延迟链的输入端、DCC鉴相器的输入端以及第二上 升沿触发器的输入端连接，所述DCC鉴相器的输出端与DCC控制器的输入端连接，所述DCC 控制器的输出端同时控制第一 DCC延迟链以及第二DCC延迟链，所述第二DCC延迟链的输 出端通过反相器与DCC鉴相器的输入端连接。
[0019] 本实用新型所具有优点：
[0020] 本实用新型延迟锁相环和占空比矫正电路中，由于输入时钟在进入延迟锁相环 DLL前已经利用第一占空比矫正电路DCCl电路进行了较好的占空比矫正，所以不会存在第 一种传统DLL和DCC电路中电路受输入时钟占空比限制大的问题。最终时钟输出前又利用 第二占空比矫正电路DCC2电路进行了占空比矫正，对DCC电路和DLL电路的延时链传输占 空比失真O d。。和δ dll)起到减半的作用，所以整个电路的输出时钟的占空比比传统DLL和 DCC电路有很大的改善。
【专利附图】
【附图说明】
[0021] 图1为传统的DLL和DCC电路的一种结构示意图；
[0022] 图2为传统的DLL和DCC电路的另一种结构示意图；
[0023] 图3为本实用新型DLL和DCC电路的结构示意图；
[0024] 图4为图3的时序图。
【具体实施方式】
[0025] 如图3所示，本实用新型延迟锁相环和占空比矫正电路；输入时钟首先输入第一 占空比矫正电路DCCl (下称DCCl电路），再经过延迟锁相环DLL (下称DLL电路），最后再 经过第二占空比矫正电路DCC2(下称DCC2电路）输出最终时钟。此处第一占空比矫正电 路DCCl与第二占空比矫正电路DCC2的DCC延迟链和上升沿触发电路相同。第二占空比矫 正电路DCC2与传统DCC电路相比，用一个反相器替换了原来的DCC延迟链2。DLL电路同 传统DLL电路。具体如图所示。
[0026] 第一占空比矫正电路DCCl包括第一 DCC延迟链和第一上升沿触发器，第一 DCC延 迟链的输出端与第一上升沿触发器的输入端连接，DCC输入信号同时输入给DCC延迟链和 第一上升沿触发器；
[0027] 延迟锁相环DLL包括DLL延迟链、DLL鉴相器、DLL控制器以及DLL反馈电路，DLL 延迟链的输出端与DLL反馈电路的输入端连接，DLL反馈电路的输出端与DLL鉴相器的输 入端连接，DLL鉴相器的输出端与DLL控制器连接，DLL控制器的输出端控制DLL延迟链，第 一上升沿触发器的输出端与DLL延迟链的输入端以及DLL鉴相器的输入端均连接；
[0028] 第二占空比矫正电路DCC2包括第二DCC延迟链、DCC鉴相器、DCC控制器以及第二 上升沿触发器，第二DCC延迟链的输出端与第二上升沿触发器输入端连接，延迟锁相环DLL 的输出端分别与第二DCC延迟链的输入端、DCC鉴相器的输入端以及第二上升沿触发器的 输入端连接，DCC鉴相器的输出端与DCC控制器的输入端连接，DCC控制器的输出端同时控 制第一 DCC延迟链以及第二DCC延迟链，第二DCC延迟链的输出端通过反相器与DCC鉴相 器的输入端连接。
[0029] 原理及优点：改进的DLL&DCC电路时序图如图4所示，其中
[0030] tdcxl":DCCl电路中，时钟信号在第一 DCC延迟链传输时上升沿至上升沿的延迟时 间；
[0031] tdee2":DCC2电路中，时钟信号在第二DCC延迟链传输时上升沿至上升沿的延迟时 间；
[0032] tdcx2ff:DCC2电路中，时钟信号在第二DCC延迟链传输时下降沿至下降沿的延迟时 间；
[0033] tdllrr:DLL电路中，时钟信号在DLL延迟链传输时上升沿至上升沿的延迟时间；
[0034] tdllff:DLL电路中，时钟信号在DLL延迟链传输时下降沿至下降沿的延迟时间；
[0035] 从图中可以看出，时钟信号从A点传输至B点的延时为：tdll"。时钟信号从A点至 C点的延时为： tdcclrr+tdllff+tdcc2ff?
[0036] tdcclrr+tdllff+tdcc2ff-tdllrr - t clk (I)
[0037] 由结构可知，必有tdccte= t dcc2"。
[0038] 下面我们分两种情况来进行分析：
[0039] 1)假设DCC电路和DLL电路延时链均无时钟占空比失真，即DCCl电路和DCC2电 路中延迟链的上升沿和下降沿传输时间相同，DLL电路中延迟链的上升沿和下降沿传输时 间也相同，即
[0040] ^dcclrr ^ dcc2rr ^ dcc2ffJ ^dllrr ^ dllff (2)
[0041] 结合⑴（2)，有
[0042] ^dcclrr ^dcc'Zrr 2 ^clk (3)
[0043] 由上可知，DCCl电路与DCC2电路的延迟链延时时间均为半个周期，所以DCCl电 路和DCC2电路均能很好的起到占空比矫正的功能。
[0044] 由于输入时钟在进入DLL电路前已经利用DCCl电路进行了占空比矫正，所以不会 存在第一种传统DLL和DCC电路中电路受输入时钟占最小脉冲限制较大的问题。最终时 钟输出前又利用DCC2电路进行了占空比矫正，所以整个电路的输出时钟可以保证是精确 50%的占空比，也不会出现第二种传统DLL和DCC电路的问题。
[0045] 2)假设DCC电路和DLL电路延时链均存在时钟占空比失真，即DCCl电路和DCC2 电路中延迟链的上升沿和下降沿传输时间相差δ d。。，DLL电路中延迟链的上升沿和下降沿 传输时间相差3dll，即
[0046] ^dcclrr ^ dcc2rr ^ dcc2ff~^~ ^ dec?
[0047] tdllrr= t dllff+δ dn (4)
[0048] 结合（I) (4)，有
[0049] _ trfcc2rr _ 5 GcZfc + + Sdcc) (5)
[0050] 由上可知，DCCl电路与DCC2电路的延迟链延时时间不是精确的半个周期，但对 DCC电路和DLL电路的延时链传输占空比失真（Sd。。和δ dll)可以起到减半的作用，所以 DCCl电路和DCC2电路仍能较好的起到占空比矫正的功能。
[0051] 由于输入时钟在进入DLL电路前已经利用DCCl电路进行了较好的占空比矫正，所 以不会存在上面传统DLL&DCC电路1中电路受输入时钟最小脉冲限制大的问题。最终时钟 输出前又利用DCC2电路进行了占空比矫正，对DCC电路和DLL电路的延时链传输占空比失 真（3<!。。和 S m)起到减半的作用，所以整个电路的输出时钟的占空比比传统DLL&DCC电路 有很大的改善。
【权利要求】
1.延迟锁相环和占空比矫正电路，其特征在于：包括第一占空比矫正电路DCC1、延迟 锁相环DLL、第二占空比矫正电路DCC2以及反相器； 所述第一占空比矫正电路DCC1包括第一 DCC延迟链和第一上升沿触发器，所述第一 DCC延迟链的输出端与第一上升沿触发器的输入端连接，DCC输入信号同时输入给DCC延迟 链和第一上升沿触发器； 所述延迟锁相环DLL包括DLL延迟链、DLL鉴相器、DLL控制器以及DLL反馈电路，所述 DLL延迟链的输出端与DLL反馈电路的输入端连接，所述DLL反馈电路的输出端与DLL鉴相 器的输入端连接，所述DLL鉴相器的输出端与DLL控制器连接，所述DLL控制器的输出端控 制DLL延迟链，所述第一上升沿触发器的输出端与DLL延迟链的输入端以及DLL鉴相器的 输入端均连接； 所述第二占空比矫正电路DCC2包括第二DCC延迟链、DCC鉴相器、DCC控制器以及第 二上升沿触发器，所述第二DCC延迟链的输出端与第二上升沿触发器输入端连接，所述延 迟锁相环DLL的输出端分别与第二DCC延迟链的输入端、DCC鉴相器的输入端以及第二上 升沿触发器的输入端连接，所述DCC鉴相器的输出端与DCC控制器的输入端连接，所述DCC 控制器的输出端同时控制第一 DCC延迟链以及第二DCC延迟链，所述第二DCC延迟链的输 出端通过反相器与DCC鉴相器的输入端连接。
【文档编号】H03L7/08GK204190747SQ201420570317
【公开日】2015年3月4日 申请日期:2014年9月29日 优先权日:2014年9月29日
【发明者】亚历山大 申请人:山东华芯半导体有限公司