一种斩波时序电路的制作方法

本发明涉及一种离散时间的开关电容斩波电路，尤其涉及一种能够抑制开关电容共模反馈引起电荷注入误差的斩波时序电路。

背景技术：

在高精度系统设计中，需要用到一种离散时间的开关电容斩波电路。传统的此类电路及其输入时序如图1、图2和图3所示，其常规功能实现和接线方式为现有成熟设计，故省略详述。但由图可见，其中设计接入有ota电路以完善处理输入信号的差分量。而且ota电路的三个主要控制端包括控制信号vcom和输入时钟序列共用的开关s1、s2，即通过开关电容共模反馈的时钟序列与外部时序时序相一致。

但随着应用实践发现，当斩波发生在开关s1关断，开关s2导通之前的过程中，由于开关电容的共模反馈建立速度略有迟滞，导致斩波中有电荷注入会被复采样的问题，导致每次斩波中引入电荷注入误差。

虽然提高共模反馈环路的带宽可以解决这个问题，但通常情况下，斩波切换都是发生在ph1和ph2的非交叠时间，因此需要远大于差模信号带宽的共模反馈环路带宽才能让ota完全建立好，从而造成了功耗的浪费。

技术实现要素：

鉴于上述现有技术存在的缺陷，本发明的目的旨在提出一种斩波时序电路，改善斩波过程。

为了达到上述目的，本发明所采用的技术解决方案为，一种斩波时序电路，由离散时间的开关s1、s2、s1d、s2d、chop_s1、chop_s2，电容c1、c2和ota电路相接构成，其特征在于：所述ota电路内设有成对的pmos管、nmos管及共模反馈时钟的开关s1p、s2p，电容c3、c4，其中开关s1p的时间序列主体与开关s1、s1d的时间序列一致，开关s2p的时间序列主体与开关s2、s2d的时间序列一致，且开关s1p、s2p在开关chop_s1、chop_s2的跳转时刻保持状态，在开关chop_s1、chop_s2的跳转完成后的下一个时序周期对应跟随开关s1、s2。

应用本发明的斩波时序电路设计，具备突出的实质性特点和显著的进步性：该电路消除了开关电容共模反馈引起的电荷注入误差，减小了对ota电路带宽的要求和整体功耗，同时减小了ota电路在斩波时的建立时间。

附图说明

图1是传统斩波时序电路的接线示意图。

图2是传统斩波时序电路中ota电路的接线示意图。

图3是传统此类电路的输入时序。

图4是本发明斩波时序电路的接线示意图。

图5是本发明斩波时序电路中ota电路的接线示意图。

图6是本发明对应图3及图4所示电路的输入时序。

具体实施方式

以下便结合实施例附图，对本发明的具体实施方式作进一步的详述，以使本发明技术方案更易于理解、掌握，从而对本发明的保护范围做出更为清晰的界定。

本发明设计者针对传统斩波时序电路由于开关电容的共模反馈建立速度相对迟滞，易引入误差等的不足进行了综合分析，结合自身经验和创造性劳动，创新提出了一种新型的斩波时序电路，在传统此类电路的基础上，改进输入时钟序列对开关电容的控制逻辑，以满足适应共模反馈建立的速度。

为便于更具象化地理解，如图4至图6所示，该种斩波时序电路，由离散时间的开关s1、s2、s1d、s2d、chop_s1、chop_s2，电容c1、c2和ota电路相接构成。相对而言，该ota电路外部所涉及的开关s1、s2、s1d、s2d、chop_s1、chop_s2及电容c1、c2的接线方式为现有常规必要技术，即开关s1、s2、s1d、s2d根据各自周期固定的脉冲时序，并改变切换电荷在该电路不同支路中的流向，而开关chop_s1、chop_s2根据时序输入实现斩波的信号输出。对此，本发明不做接线等方面的技术改良。

而该ota电路内设有成对的pmos管、nmos管及共模反馈时钟的开关s1p、s2p，电容c3、c4。ota电路对应vout+与vout-两侧的共模反馈时钟的开关电容接线结构镜像设置，其中电容c4的一端接输出vout+或vout-，并通过开关s1p、s2p的串接链路与控制信号vcom相接，电容c4的另一端接一对nmos管的共栅极输出vctrl，并通过开关s1p、s2p的串接链路与控制信号vb4相接，一条串接链路的开关接点与另一条串接链路的开关接点之间相接有电容c3。如图6所示，其中开关s1p的时间序列主体与开关s1、s1d的时间序列一致，开关s2p的时间序列主体与开关s2、s2d的时间序列一致，且开关s1p、s2p在开关chop_s1、chop_s2的跳转时刻保持状态，在开关chop_s1、chop_s2的跳转完成后的下一个时序周期对应跟随开关s1、s2。

该技术改良后全新的斩波时序电路，在开关chop_s1、chop_s2的跳转的斩波过程中，将ota电路中开关电容的共模反馈的时钟，即开关s1p、s2p的开关状态钳制住而不发送翻转，因此每次斩波不会引入由开关电容共模反馈的时钟馈通引起的电荷注入误差。且ota电路不需要处理共模反馈的时钟馈通引入的差分量，从而减小了对ota带宽的要求，降低了整个ota的功耗。

在开关chop_s1、chop_s2的跳转切换的瞬间，开关s1p处于闭合状态，因此c3和c4是ota电路所看到的负载电容。通过合理选取这个负载电容c3的值，可以优化和改善ota电路在这个瞬态的带宽和相位裕度。

综上结合图示的实施例详述，应用本发明的斩波时序电路设计，消除了开关电容共模反馈引起的电荷注入误差，减小了对ota电路带宽的要求和整体功耗，同时减小了ota电路在斩波时的建立时间。

以上详细描述了本发明的优选实施方式，但是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内进行修改或者等同变换，均应包含在本发明的保护范围之内。

技术特征：

技术总结
本发明揭示了一种斩波时序电路，由离散时间的开关S1、S2、S1d、S2d、CHOP_S1、CHOP_S2，电容C1、C2和OTA电路相接构成，其特征在于OTA电路内设有成对的PMOS管、NMOS管及共模反馈时钟的开关S1P、S2P，电容C3、C4，其中开关S1P的时间序列主体与开关S1、S1d的时间序列一致，开关S2P的时间序列主体与开关S2、S2d的时间序列一致，且开关S1P、S2P在开关CHOP_S1、CHOP_S2的跳转时刻保持状态，在开关CHOP_S1、CHOP_S2的跳转完成后的下一个时序周期对应跟随开关S1、S2。应用本发明的斩波时序电路设计，消除了开关电容共模反馈引起的电荷注入误差，减小了对OTA电路带宽的要求和整体功耗，同时减小了OTA电路在斩波时的建立时间。

技术研发人员：曹骁飞
受保护的技术使用者：思瑞浦微电子科技（苏州）股份有限公司
技术研发日：2019.05.08
技术公布日：2019.09.13