信号处理方法和装置与流程

本发明涉及集成电路技术领域，特别是涉及一种信号处理方法和装置。

背景技术：

随着半导体工艺的进步，单一芯片的集成度越来越高，可以实现的功能越来越强大，因此系统级芯片获得了快速的发展。片上系统(systemonchip，soc)就是在这种趋势下得到快速发展的一种系统级芯片。soc芯片可以集成完整的系统并结合嵌入式软件实现专用目的，因此soc芯片也是一种有专用目标的集成电路。

soc芯片可以包括多种模块，例如微处理器或中央处理器(centralprocessingunit，cpu)等内核模块，数字信号处理(digitalsignalprocessing，dsp)模块，嵌入的存储器模块、和外部进行通信的接口模块、含有模数转换器(analogdigitalconverter，adc)/数模转换器(digitalanalogconverter，dac)的模拟前端模块，电源提供和功耗管理模块等。对于一个无线soc芯片还可以包括射频前端模块等。

可见，soc芯片具有复杂的电路结构，模块之间的相互干扰在soc芯片中是常见的现象，尤其是，噪声较大的模块对敏感模块的干扰往往会引起soc芯片的整体性能指标的恶化。例如，数字模块的噪声较大，其对敏感的射频模块或模拟模块的干扰就会产生较大的干扰，引起芯片性能下降。

干扰噪声通过长距离的传导得以衰减，因此，目前，通过增加模块之间的隔离距离来降低模块之间的干扰，但是这种方法会消耗芯片的大量面积，并且当干扰噪声很大的时候，这种隔离效果的很有限。

技术实现要素：

有鉴于此，本发明提供一种信号处理方法和装置，以降低芯片内模块之间的干扰。

在一种实现中，提供一种信号处理装置，该装置包括：数字信号模块，用于输出原始数字信号；位处理模块，用于接收数字信号模块输出的原始数字信号，并对原始数字信号进行位处理后输出。

进一步的，以上位处理包括异或处理或同或处理。

进一步的，原始数字信号包括n+1位原始数字输出码，以上位处理模块具体用于：

利用n+1位原始数字输出码中的第i位数字输出码对n位数字输出码进行位处理，其中该n位数字输出码为n+1位原始数字输出码中除第i位数字输出码之外的数字输出码；或者，

利用n+1位原始数字输出码中的第i位数字输出码对n+1-i位数字输出码进行位处理，其中该n+1-i位数字输出码为n+1位原始数字输出码中第i位数字输出码之后的数字输出码；或者，

利用n+1位原始数字输出码中的第i位数字输出码对n+1位原始数字输出码的每一位进行位处理；

其中，i和n为正整数，且i<n。

进一步的，第i位数字输出码受到热噪声影响随机翻动。

进一步的，第i位数字输出码为n+1位原始数字输出码中的最低位数字输出码。

进一步的，以上装置还包括：数字处理输出模块，用于接收位处理模块输出的经过位处理的数字信号，并对该数字信号进行并行转串行的处理。

进一步的，数字信号模块为模数转换(adc)模拟模块，用于量化模拟输入信号，产生原始数字信号。

在一种实现中，提供一种信号处理方法，该方法包括：输出原始数字信号；对该原始数字信号进行位处理后输出。

进一步的，对原始数字信号进行位处理，包括：对原始数字信号进行异或处理或同或处理。

进一步的，以上原始数字信号包括n+1位原始数字输出码，对该原始数字信号进行位处理，包括：

利用n+1位原始数字输出码中的第i位数字输出码对n位数字输出码进行位处理，其中该n位数字输出码为n+1位原始数字输出码中除第i位数字输出码之外的数字输出码；或者，

利用n+1位原始数字输出码中的第i位数字输出码对n+1-i位数字输出码进行位处理，其中该n+1-i位数字输出码为n+1位原始数字输出码中第i位数字输出码之后的数字输出码；或者，

利用n+1位原始数字输出码中的第i位数字输出码对n+1位原始数字输出码的每一位进行位处理；

其中，i和n为正整数，且i<n。

进一步的，第i位数字输出码受到热噪声影响随机翻动。

进一步的，第i位数字输出码为n+1位原始数字输出码中的最低位数字输出码。

进一步的，以上方法还包括：接收经过位处理的数字信号，并对该数字信号进行并行转串行的处理。

进一步的，输出原始数字信号，包括：接收模拟输入信号，并量化模拟输入信号，产生原始数字信号。

以上方法和装置考虑了基于数字信号产生的干扰噪声和输入信号特征强相关的特点，在源头上把数字信号的干扰噪声降下来，从而把和输入信号特征强相关的干扰噪声变成弱相关，进而随机化干扰噪声，降低数字模块对芯片内其它模块的干扰，随机化的干扰噪声对soc芯片内的敏感模块的干扰基本上可以忽略，进而提升了soc芯片的整体性能指标。

附图说明

下面将结合附图说明对本发明的具体实施方式进行举例说明。

图1为本发明实施例提供的一种信号处理装置的示意图；

图2为本发明实施例提供的一种随机化后的数字信号通过位运算恢复出原始信号的示意图；

图3为本发明实施例提供的一种原始数字信号进行异或处理后的输出和恢复示意图；

图4为本发明实施例提供的另一种信号处理装置的示意图；

图5为本发明实施例提供的一种原始数字信号进行同或处理后的输出和恢复示意图；

图6为本发明实施例提供的又一种信号处理装置的示意图；

图7为本发明实施例提供的又一种信号处理装置的示意图；

图8为一种现有的adc电路的结构示意图；

图9为本发明实施例提供的一种adc电路的结构示意图；

图10为本发明实施例提供的一种信号处理方法的示意图。

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。为使图面简洁，各图中的只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。

soc芯片具有复杂的电路结构，模块之间的相互干扰在soc芯片中是常见的现象，尤其是，噪声较大的数字模块对敏感模块的干扰往往会引起soc芯片的整体性能指标的恶化。传统的通过增加模块之间的隔离距离来降低模块之间的干扰的方法会消耗芯片的大量面积，并且当干扰噪声很大的时候，这种隔离效果的很有限。

本发明实施例考虑到以上技术问题，基于数字信号(又可以称为数字输出码)产生的干扰噪声和输入信号特征强相关的特点，提出了一种在源头上把数字信号的干扰噪声降下来的方法和装置，从而把和输入信号特征强相关的干扰噪声变成弱相关，进而随机化干扰噪声，降低数字模块对芯片内其它模块的干扰。在该方法中，对数字信号进行位处理，通过位处理来随机化干扰噪声，随机化的干扰噪声对soc芯片内的敏感模块的干扰基本上可以忽略，进而提升了soc芯片的整体性能指标。

请参考图1，其为本发明实施例提供的一种信号处理装置的示意图。如图1所示，该信号处理装置100包括数字信号模块110和位处理模块120。其中，数字信号模块110用于输出原始数字信号，位处理模块120用于接收数字信号模块110输出的原始数字信号，并对该原始数字信号进行位处理后输出。

数字信号模块110输出的原始数字信号包括(n+1)位原始数字输出码，位处理模块120对该(n+1)位原始数字输出码dr<n:0>的位处理方式或实现方式可以有多种，例如：

第一种方式：利用(n+1)位原始数字输出码中的第i位数字输出码对n位数字输出码进行位处理，其中该n位数字输出码为(n+1)位原始数字输出码中除第i位数字输出码之外的数字输出码。在第一种方式中，位处理模块120对第i位数字输出码不做位处理，或采用0或1对第i位数字输出码进行位处理。

第二种方式：利用(n+1)位原始数字输出码中的第i位数字输出码对(n+1-i)位数字输出码进行位处理，其中(n+1-i)位数字输出码为(n+1)位原始数字输出码中第i位数字输出码之后的数字输出码。在第二种方式中，位处理模块120对第i位数字输出码之前的数字输出码不做位处理，或采用0或1对第i位数字输出码之前的数字输出码进行位处理。此外，对第i位数字输出码可以做位处理，也可以不做位处理，或者，采用0或1对第i位数字输出码进行位处理。

第三种方式：利用(n+1)位原始数字输出码中的第i位数字输出码对(n+1)位原始数字输出码的每一位进行位处理。

以上i和n均为正整数，且i<n。

第i位数字输出码受到热噪声影响随机翻动。和其他位数字输出码做完位运算后，其他位数字输出码也变得随机化，所以经过位处理后的数字信号和输入信号弱相关，进而产生的干扰噪声和输入信号弱相关，变成了随机化的干扰噪声。这些随机化的干扰噪声对soc芯片内的敏感模块的干扰基本上可以忽略，提升了soc芯片的整体性能指标。

例如，原始数字输出码中的相对低位输出码受到内部器件热噪声影响，在随机翻动，和相对高位数字输出码做完位运算后，数字输出码也变得随机化，所以经过位处理后的数字信号和输入信号弱相关，进而产生的干扰噪声和输入信号弱相关，变成了随机化的干扰噪声。这些随机化的干扰噪声对soc芯片内的敏感模块的干扰基本上可以忽略，提升了soc芯片的整体性能指标。

本发明实施例对第i位数字输出码的位数不做限制，越是低位抗干扰的效果越好。在一种实现中，可以从倒数4位中选取或者选取最低位。例如一个16位adc输出数据n<15:0>，如果n<4>不受热噪声影响,不会随机翻动，n<3<受到热噪声影响随机翻动，那么i≤3，也就是说低4位都会随机翻动，都可以用于位处理。

此外，以上位处理可以为异或处理或同或处理。

下面结合附图，描述几种实现方式。

请继续参考图1，在图1虚线框所示的一种实现方式中，数字信号模块110输出的原始数字信号包括(n+1)位原始数字输出码dr<n:0>，将原始数字信号中的原始数字输出码dr<n:1>的每一位和最低位dr<0>分别做位处理，得到dp<n:1>。最低位不做位处理，则dp<0>和dr<0>的值相同，最终得到数字信号dp<n:0>。

以图1所示的位处理为异或处理为例，由于数字0的异或处理结果等效于不做，因此也可以以0作为最低位dr<0>的异或处理的输入。

进一步参考图2，随机化后的数字信号dp<n:0>可以通过图2所示的位运算恢复出原始信号dr<n:0>。则数字信号的接收模块可以参照图2所示的位运算在需要时恢复出原始信号dr<n:0>，然后再做后续处理。图3以16位数字信号为例，给出了对该16位原始数字信号进行异或处理后的输出和恢复示例。

请参考图4，其为本发明实施例提供的另一种信号处理装置的示意图。如图4所示，该信号处理装置400包括数字信号模块410和位处理模块420。其中，数字信号模块410和位处理模块420同以上描述，不再赘述。

在图4虚线框所示的另一种实现方式中，数字信号模块410输出的原始数字信号包括(n+1)位原始数字输出码dr<n:0>，将原始数字信号中的原始数字输出码dr<n:1>的每一位和最低位dr<0>分别做位处理，得到dp<n:1>。最低位不做位处理，则dp<0>和dr<0>的值相同，最终得到数字信号dp<n:0>。

以图4所示的位处理为同或处理为例，由于数字1的同或处理结果等效于不做，因此也可以以1作为最低位dr<0>的同或处理的输入。

继续参考图4，随机化后的数字信号dp<n:0>可以通过图4所示的位运算恢复出原始信号dr<n:0>。则数字信号的接收模块可以参照图4所示的位运算在需要时恢复出原始信号dr<n:0>，然后再做后续处理。图5以16位数字信号为例，给出了对该16位原始数字信号进行同或处理后的输出和恢复示例。

图1和图4以使用最低位做位处理为例进行描述，在其它实现方式中，还可以使用其它位，例如倒数第二位、第三位或第四位进行位处理，只要其满足受到热噪声影响随机翻动即可。

请参考图6和图7，其为本发明实施例提供的另外两种信号处理装置的示意图。如图6所示，该信号处理装置600包括数字信号模块610和位处理模块620；如图7所示，该信号处理装置600包括数字信号模块710和位处理模块720。其中，数字信号模块610和710，以及位处理模块620和720同以上描述，不再赘述。

在图6虚线框所示的另一种实现方式中，数字信号模块610输出的原始数字信号包括(n+1)位原始数字输出码dr<n:0>，将原始数字信号中的原始数字输出码dr<n:2>的每一位和倒数第二位dr<1>分别做异或处理，得到dp<n:2>。倒数第二位和最低位不做位处理，或与0做异或处理，则dp<0>和dr<0>的值相同，dp<1>和dr<1>的值相同，最终得到数字信号dp<n:0>。

在图7虚线框所示的另一种实现方式中，数字信号模块710输出的原始数字信号包括(n+1)位原始数字输出码dr<n:0>，将原始数字信号中的原始数字输出码dr<n:2>的每一位和倒数第二位dr<1>分别做同或处理，得到dp<n:2>。倒数第二位和最低位不做位处理，或与1做同或处理，则dp<0>和dr<0>的值相同，dp<1>和dr<1>的值相同，最终得到数字信号dp<n:0>。

数字信号的接收模块可以参照图6或图7所示的位运算在需要时恢复出原始信号dr<n:0>，然后再做后续处理。

以上实施例中，数字信号模块110用于输出原始数字信号，其可以是产生数字信号的信号源，或者可以是将模拟信号转换为数字信号的adc模拟模块。本发明实施例不做限制，只要是可以可以输出数字信号即可。

下面以adc电路为例进行描述。

请参考图8，其为一种现有的adc电路的结构示意图。如图…所示，该adc电路800包括adc模拟模块810和adc数字处理输出模块820。adc模拟模块810量化模拟输入信号vin，产生(n+1)位原始数字输出码dr<n:0>，n为正整数。adc数字处理输出模块820与adc模拟模块810耦接，接收adc模拟模块810产生的原始数字输出码dr<n:0>，即将adc模拟模块810产生的原始数字输出码dr<n:0>输入到adc数字处理输出模块820，adc数字处理输出模块820对原始数字输出码dr<n:0>进行输出前处理(例如并行转串行的处理)，以输出(m+1)位数字输出码d<m:0>。

数字输出码dr<n:0>和d<m:0>是对adc电路800的连续时间输入信号vin的数字化表征，又称为数字信号。数字输出码和模拟输入信号vin的频率幅度强相关，其中模拟输入信号vin为连续时间输入信号。在高速adc电路中，高速adc电路会让数字输出码同样高速输出，这部分数字电路在正常工作时会造成电源，地，衬底的扰动，这些扰动和输入信号特征密切相关，通过电源，地，衬底的传递会很容易影响芯片内的敏感模块。和输入信号特征密切相关的扰动传递到敏感模块会造成soc芯片关键系统指标恶化，降低soc芯片的整体性能指标。

将以上位处理方式应用于adc电路，可以得到本发明实施例提供的一种adc电路。具体请参考图9，其为本发明实施例提供的一种adc电路的结构示意图。如图9所示，该adc电路900包括adc模拟模块910，位处理模块920，和adc数字处理输出模块930。其中，adc模拟模块910和adc数字处理输出模块930同以上描述，在此不再赘述。位处理模块920与adc模拟模块910藕接，接收adc模拟模块910产生的原始数字信号，以(n+1)位数字输出码dr<n:0>为例；并对该原始数字信号进行位处理产生经过位处理的数字信号，以(n+1)位数字输出码dp<n:0>为例。adc数字处理输出模块930与位处理模块920藕接，将经过位处理的数字信号进行输出前处理，以输出经模数转换的数字信号，以(m+1)位数字输出码d<m:0>为例。

位处理模块920的位处理方式同以上描述，可以采用异或处理，也可以采用同或处理。且其具体采用哪位进行位处理，同以上描述，在此不再赘述。

以上各模块可以通过硬件电路实现时，各个模块又可以称为电路，例如数字信号模块110称为数字信号电路。

本发明实施例还提供一种信号处理方法。请参考图10，其为本发明实施例提供的一种信号处理方法的示意图，如图10所示，该方法由信号处理装置执行，包括如下步骤：

s101:接收原始数字信号；

s102:对原始数字信号进行位处理后输出。

该位处理方式同以上描述，可以采用异或处理，也可以采用同或处理。且其具体采用哪位进行位处理，同以上描述，在此不再赘述。

此外，原始数字信号的产生同以上实施例，在不同电路中由不同模块提供。例如，在一种实现中，信号处理装置接收模拟输入信号，并量化模拟输入信号，产生原始数字信号。

可选的，在对位处理后的数字信号输出前，进行输出前处理，例如，接收经过位处理的数字信号，并对该数字信号进行并行转串行的处理。

可见，本发明实施例基于数字信号产生的干扰噪声和输入信号特征强相关的特点，提出了一种在源头上把数字信号的干扰噪声降下来的方法和装置，从而把和输入信号特征强相关的干扰噪声变成弱相关，进而随机化干扰噪声，降低数字模块对芯片内其它模块的干扰。在该方法中，对数字信号进行位处理，通过位处理来随机化干扰噪声，随机化的干扰噪声对soc芯片内的敏感模块的干扰基本上可以忽略，进而提升了soc芯片的整体性能指标。

以上所述仅是本发明的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。