半导体结构及其制备方法与流程

本申请涉及半导体，涉及但不限于一种半导体结构及其制备方法。

背景技术：

1、动态随机存取存储器(dynamic random access memory，dram)包含由多个存储单元构成的阵列区域(array area)以及控制电路所在的外围区域(peripheral area)。随着半导体存储技术的快速发展，市场对半导体存储产品的存储能力提出了更高的要求，对于动态随机存储器来说，存储电容的分布密度及单个电容的存储电量制约着电容存储器的存储能力及稳定性。

技术实现思路

1、有鉴于此，本申请实施例提供一种半导体结构及其制备方法。

2、第一方面，本申请实施例提供一种半导体结构的制备方法，包括：

3、在具有阵列区域和外围区域的基底上形成叠层结构；

4、在所述叠层结构上形成第一掩膜层；其中，对应于所述阵列区域的所述第一掩膜层具有第一图案；

5、对所述阵列区域上的第一掩膜层进行离子掺杂，得到掺杂后的第一掩膜层；

6、通过所述掺杂后的第一掩膜层刻蚀所述叠层结构，以将所述第一图案转移至所述叠层结构中。

7、在一些实施例中，在所述叠层结构上形成第一掩膜层，包括：

8、在所述叠层结构上依次形成第一初始掩膜层和第二初始掩膜层；其中，所述第二初始掩膜层中形成有所述第一图案；

9、通过所述第二初始掩膜层刻蚀所述第一初始掩膜层，以实现将所述第一图案转移至所述第一初始掩膜层中，形成所述第一掩膜层；

10、其中，所述第一掩膜层暴露出部分叠层结构的表面。

11、在一些实施例中，所述方法还包括：

12、在形成所述第一掩膜层之后，去除所述第二初始掩膜层。

13、在一些实施例中，所述对所述阵列区域上的第一掩膜层进行离子掺杂，得到掺杂后的第一掩膜层，包括：

14、在所述第一掩膜层和所述部分叠层结构上沉积牺牲层；

15、刻蚀所述阵列区域上的所述牺牲层，以暴露出所述阵列区域上的部分所述第一掩膜层；

16、对暴露出的所述第一掩膜层进行离子掺杂，得到掺杂后的第一掩膜层。

17、在一些实施例中，所述刻蚀所述阵列区域上的所述牺牲层，以暴露出所述阵列区域上的部分所述第一掩膜层，包括：

18、在所述牺牲层上形成第二掩膜层；

19、图形化所述第二掩膜层，暴露出对应于所述阵列区域的所述牺牲层；

20、刻蚀去除部分暴露的所述牺牲层，以暴露出部分所述第一掩膜层。

21、在一些实施例中，所述方法还包括：

22、在对暴露出的所述第一掩膜层进行离子掺杂之后，去除所述外围区域上的第二掩膜层和剩余的所述牺牲层，暴露出所述外围区域上的第一掩膜层。

23、在一些实施例中，所述掺杂后的第一掩膜层与所述叠层结构之间的刻蚀选择比大于所述第一掩膜层与所述叠层结构之间的刻蚀选择比。

24、在一些实施例中，对应于所述外围区域的所述第一掩膜层具有第二图案，所述第二图案的图案密度小于所述第一图案的图案密度。

25、在一些实施例中，所述第一图案为电容孔图案，且所述基底中形成有与所述电容孔图案相对应的接触结构。

26、在一些实施例中，所述叠层结构包括由下至上依次堆叠的第一牺牲层、第一支撑层、第二牺牲层和第二支撑层。

27、在一些实施例中，所述通过所述掺杂后的第一掩膜层刻蚀所述叠层结构，以将所述第一图案转移至所述叠层结构中，包括：

28、通过所述掺杂后的第一掩膜层，依次刻蚀所述第二支撑层、所述第二牺牲层、所述第一支撑层和所述第一牺牲层，以将所述电容孔图案转移至所述叠层结构中，在所述叠层结构中形成多个电容孔和位于相邻两个电容孔之间的刻蚀柱；

29、其中，所述电容孔暴露出部分所述接触结构。

30、在一些实施例中，所述方法还包括：

31、在形成所述电容孔之后，去除所述第一掩膜层。

32、在一些实施例中，所述方法还包括：

33、处理所述刻蚀柱，形成电容结构。

34、在一些实施例中，所述处理所述刻蚀柱，形成电容结构，包括：

35、在所述电容孔的内壁和所述刻蚀柱的表面形成第一电极层；

36、在所述第二支撑层中形成第一开口；

37、通过所述第一开口去除所述第二牺牲层；

38、在所述第一支撑层中形成第二开口；

39、通过所述第二开口去除所述第一牺牲层。

40、在所述第一电极层的表面依次沉积电介质层和第二电极层，形成所述电容结构。

41、第二方面，本申请实施例提供一种半导体结构，所述半导体结构通过上述半导体结构制备方法制备，所述半导体结构至少包括：基底和电容结构；

42、其中，所述基底包括接触结构；

43、所述电容结构位于所述基底的表面，且所述电容结构与所述接触结构相接触。

44、本申请实施例提供的半导体结构及其制备方法，其中，半导体结构的制备方法包括：在具有阵列区域和外围区域的基底上形成叠层结构；在叠层结构上形成第一掩膜层；对应于阵列区域的第一掩膜层具有第一图案；对阵列区域上的第一掩膜层进行离子掺杂，得到掺杂后的第一掩膜层；通过掺杂后的第一掩膜层刻蚀叠层结构，以将第一图案转移至叠层结构中。本申请实施例中，通过对阵列区域上的第一掩膜层进行掺杂，使得阵列区域上的第一掩膜层与外围区域上的第一掩膜层具有不同的刻蚀选择比，如此，可以抵消不同区域上的第一掩膜层在刻蚀过程中所带来的刻蚀负载效应，进而可以提高电容图案的完整性和所形成的电容结构的容量。

技术特征：

1.一种半导体结构的制备方法，其特征在于，包括：

2.根据权利要求1所述的方法，其特征在于，在所述叠层结构上形成第一掩膜层，包括：

3.根据权利要求2所述的方法，其特征在于，所述方法还包括：

4.根据权利要求2或3所述的方法，其特征在于，所述对所述阵列区域上的第一掩膜层进行离子掺杂，得到掺杂后的第一掩膜层，包括：

5.根据权利要求4所述的方法，其特征在于，所述刻蚀所述阵列区域上的所述牺牲层，以暴露出所述阵列区域上的部分所述第一掩膜层，包括：

6.根据权利要求5所述的方法，其特征在于，所述方法还包括：

7.根据权利要求6所述的方法，其特征在于，所述掺杂后的第一掩膜层与所述叠层结构之间的刻蚀选择比大于所述第一掩膜层与所述叠层结构之间的刻蚀选择比。

8.根据权利要求5至7任一项所述的方法，其特征在于，对应于所述外围区域的所述第一掩膜层具有第二图案，所述第二图案的图案密度小于所述第一图案的图案密度。

9.根据权利要求1所述的方法，其特征在于，所述第一图案为电容孔图案，且所述基底中形成有与所述电容孔图案相对应的接触结构。

10.根据权利要求9所述的方法，其特征在于，所述叠层结构包括由下至上依次堆叠的第一牺牲层、第一支撑层、第二牺牲层和第二支撑层。

11.根据权利要求10所述的方法，其特征在于，所述通过所述掺杂后的第一掩膜层刻蚀所述叠层结构，以将所述第一图案转移至所述叠层结构中，包括：

12.根据权利要求11所述的方法，其特征在于，所述方法还包括：

13.根据权利要求12所述的方法，其特征在于，所述方法还包括：

14.根据权利要求13所述的方法，其特征在于，所述处理所述刻蚀柱，形成电容结构，包括：

15.一种半导体结构，其特征在于，所述半导体结构通过上述权利要求1至14任一项所述的半导体结构制备方法制备，所述半导体结构至少包括：基底和电容结构；

技术总结
本申请实施例提供一种半导体结构及其制备方法，其中，所述半导体结构的制备方法包括：在具有阵列区域和外围区域的基底上形成叠层结构；在所述叠层结构上形成第一掩膜层；其中，对应于所述阵列区域的所述第一掩膜层具有第一图案；对所述阵列区域上的第一掩膜层进行离子掺杂，得到掺杂后的第一掩膜层；通过所述掺杂后的第一掩膜层刻蚀所述叠层结构，以将所述第一图案转移至所述叠层结构中。

技术研发人员：夏军,白世杰
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：
技术公布日：2024/1/12