半导体结构的制作方法、半导体结构及存储器与流程

本公开涉及半导体，尤其涉及一种半导体结构的制作方法、半导体结构及存储器。

背景技术：

1、随着半导体行业的发展，企业为追求利益最大化，如何设计新型结构而实现最高的存储密度，是本领域技术人员的重要研究课题。然而，现有的一个晶体管和一个电容器(1t1c)配置的动态随机存取存储器(dynamic random access memory,dram)结构中，电容结构尺寸限制了dram尺寸的进一步减小和电容结构的三维堆叠的实现，难以实现较高的存储密度。

技术实现思路

1、本公开的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种能够提高半导体结构的存储密度的半导体结构的制作方法。

2、本公开的另一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种存储密度较高的半导体结构。

3、本公开的再一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种存储密度较高的存储器。

4、为实现上述目的，本公开采用如下技术方案：

5、根据本公开的一个方面，提供一种半导体结构的制作方法，其中，包含：提供衬底，在所述衬底上形成薄膜堆叠结构；在所述薄膜堆叠结构中形成第一沟槽和第二沟槽，所述第一沟槽中形成有写入晶体管，所述第二沟槽沿第一方向延伸，且所述第二沟槽在第二方向上位于相邻两个所述写入晶体管之间；利用所述第二沟槽刻蚀去除部分所述薄膜堆叠结构，分别形成第一孔道和第二孔道，在所述第一孔道中形成写入字线，并在所述第二孔道中形成写入位线；在所述薄膜堆叠结构的上表面形成第一开口，所述写入晶体管显露于所述第一开口底部，在所述第一开口中形成存储节点；在所述薄膜堆叠结构的上方形成读取晶体管；在所述读取晶体管的上方形成读取位线和引线，得到半导体结构。

6、根据本公开的其中一个实施方式，所述形成薄膜堆叠结构的步骤中，包含在所述衬底上依次形成第一绝缘层、第一牺牲层、第二绝缘层、第二牺牲层、第三绝缘层和介电层。

7、根据本公开的其中一个实施方式，所述利用所述第二沟槽刻蚀去除部分所述薄膜堆叠结构而形成第一孔道的步骤中，是刻蚀去除所述第二牺牲层而形成所述第一孔道。

8、根据本公开的其中一个实施方式，所述利用所述第二沟槽刻蚀去除部分所述薄膜堆叠结构而形成第二孔道的步骤中，是刻蚀去除所述第一牺牲层而形成所述第二孔道。

9、根据本公开的其中一个实施方式，所述在所述第一沟槽中形成所述写入晶体管的步骤中，包含：在所述第一沟槽的侧壁和底壁形成阻挡层；在所述第一沟槽中形成第一沟道层；所述阻挡层和所述第一沟道层共同构成所述写入晶体管。

10、根据本公开的其中一个实施方式，所述在第一孔道中形成写入字线的步骤中，包含：所述第一孔道暴露出部分所述阻挡层；对暴露的所述阻挡层进行氧化处理，以形成第一栅氧化层；通过所述第二沟槽，在所述第一孔道中形成所述写入字线。

11、根据本公开的其中一个实施方式，在垂直于所述衬底的方向上，所述第一栅氧化层的宽度尺寸大于或等于所述第一孔道的宽度尺寸。

12、根据本公开的其中一个实施方式，所述在所述第一孔道中形成写入字线的步骤中，还包含：将导电材料填充于所述第一孔道和所述第二沟槽，所述导电材料还覆盖所述薄膜堆叠结构的表面；去除填充于所述第二沟槽和覆盖于所述薄膜堆叠结构表面的所述导电材料，所述第一孔道中剩余的所述导电材料形成所述写入字线。

13、根据本公开的其中一个实施方式，所述在所述第二孔道中形成写入位线的步骤中，包含：通过所述第二孔道，刻蚀去除暴露于所述第二孔道的部分所述阻挡层，以暴露出部分所述第一沟道层；在所述第二孔道中形成所述写入位线，所述写入位线与所述第一沟道层接触。

14、根据本公开的其中一个实施方式，所述在所述第二孔道中形成写入位线的步骤中，包含：将导电材料填充于所述第二孔道和所述第二沟槽，所述导电材料还覆盖所述薄膜堆叠结构的表面；去除填充于所述第二沟槽和覆盖于所述薄膜堆叠结构表面的所述导电材料，所述第二孔道中剩余的所述导电材料形成所述写入位线。

15、根据本公开的其中一个实施方式，所述阻挡层的材质与所述第二牺牲层的材质不同。

16、根据本公开的其中一个实施方式，所述第一沟道层的材质包含金属氧化物。

17、根据本公开的其中一个实施方式，所述在所述薄膜堆叠结构表面形成第一开口的步骤之前，还包含：在所述薄膜堆叠结构表面形成第四绝缘层，所述第四绝缘层填充所述第二沟槽；其中，所述第一开口的顶部开放于所述第四绝缘层表面。

18、根据本公开的其中一个实施方式，所述读取晶体管包括第二源极和第二漏极，在所述薄膜堆叠结构的上方形成读取晶体管的步骤中，包含：在所述形成存储节点的步骤之后，在所述薄膜堆叠结构上方由下至上依次堆叠形成第二栅氧化层和第二沟道层；在所述第二沟道层上方形成第五绝缘层；在所述第五绝缘层内形成第三沟槽，所述第三沟槽沿第二方向延伸；对经由所述第三沟槽暴露出的部分所述第二沟道层进行掺杂形成第二源极和第二漏极，以形成所述读取晶体管。

19、根据本公开的其中一个实施方式，在所述读取晶体管上方形成读取位线和引线的步骤中，包含：在所述第三沟槽中沉积导电材料，以形成所述第二源极和第二漏极；在所述第五绝缘层表面形成隔离层，所述隔离层覆盖所述第二源极和第二漏极。

20、根据本公开的另一个方面，提供一种半导体结构，其中，包含：衬底和位于所述衬底上方的薄膜堆叠结构；写入晶体管，贯穿于所述薄膜堆叠结构；写入字线和写入位线，分别设置于所述薄膜堆叠结构中；存储节点，设置于所述薄膜堆叠结构上方，且所述存储节点底部与所述写入晶体管接触；读取晶体管，位于所述薄膜堆叠结构的上方；读取位线和引线，设置于所述读取晶体管的上方。

21、根据本公开的再一个方面，提供一种存储器，其中，所述存储器包括至少两层叠置的本公开提出的半导体结构。

22、由上述技术方案可知，本公开提出的半导体结构的制作方法、半导体结构及存储器的优点和积极效果在于：

23、本公开提出的半导体结构的制作方法中，通过在衬底上形成薄膜堆叠结构，并在薄膜堆叠结构中形成第一沟槽和第二沟槽，在第一沟槽中形成写入晶体管，第二沟槽沿第一方向延伸，且第二沟槽在第二方向上位于相邻两个写入晶体管之间，使得相邻的两个写入晶体管隔离绝缘开来，利用第二沟槽刻蚀去除部分薄膜堆叠结构，分别形成第一孔道和第二孔道，在第一孔道中形成写入字线，并在第二孔道中形成写入位线，在薄膜堆叠结构的上表面形成第一开口，写入晶体管显露于第一开口底部，在第一开口中形成存储节点，代替原有的电容结构，进行信号存储，在薄膜堆叠结构的上方形成读取晶体管，在读取晶体管的上方形成读取位线和引线，得到无电容的半导体结构，通过去除电容结构，实现存储密度的增加。

24、另外，本公开提供的一种存储器可通过至少两层叠置的所述半导体结构，借助竖直方向上的多层堆叠，进一步提高电荷存储密度，缩小半导体器件的关键尺寸。

技术特征：

1.一种半导体结构的制作方法，其特征在于，包含：

2.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成薄膜堆叠结构的步骤中，包含在所述衬底上依次形成第一绝缘层、第一牺牲层、第二绝缘层、第二牺牲层、第三绝缘层和介电层。

3.根据权利要求2所述的半导体结构的制作方法，其特征在于，利用所述第二沟槽刻蚀去除部分所述薄膜堆叠结构而形成第一孔道的步骤中，是刻蚀去除所述第二牺牲层而形成所述第一孔道。

4.根据权利要求2所述的半导体结构的制作方法，其特征在于，利用所述第二沟槽刻蚀去除部分所述薄膜堆叠结构而形成第二孔道的步骤中，是刻蚀去除所述第一牺牲层而形成所述第二孔道。

5.根据权利要求2所述的半导体结构的制作方法，其特征在于，在所述第一沟槽中形成所述写入晶体管的步骤中，包含：

6.根据权利要求5所述的半导体结构的制作方法，其特征在于，在第一孔道中形成写入字线的步骤中，包含：

7.根据权利要求6所述的半导体结构的制作方法，其特征在于，在垂直于所述衬底的方向上，所述第一栅氧化层的宽度尺寸大于或等于所述第一孔道的宽度尺寸。

8.根据权利要求6所述的半导体结构的制作方法，其特征在于，在所述第一孔道中形成写入字线的步骤中，还包含：

9.根据权利要求5所述的半导体结构的制作方法，其特征在于，在所述第二孔道中形成写入位线的步骤中，包含：

10.根据权利要求9所述的半导体结构的制作方法，其特征在于，在所述第二孔道中形成写入位线的步骤中，包含：

11.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述阻挡层的材质与所述第二牺牲层的材质不同。

12.根据权利要求5所述的半导体结构的制作方法，其特征在于，所述第一沟道层的材质包含金属氧化物。

13.根据权利要求1所述的半导体结构的制作方法，其特征在于，在所述薄膜堆叠结构表面形成第一开口的步骤之前，还包含：

14.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述读取晶体管包括第二源极和第二漏极，在所述薄膜堆叠结构的上方形成读取晶体管的步骤中，包含：

15.根据权利要求14所述的半导体结构的制作方法，其特征在于，在所述读取晶体管上方形成读取位线和引线的步骤中，包含：

16.一种半导体结构，其特征在于，包含：

17.一种存储器，其特征在于，所述存储器包括至少两层叠置的如权利要求16所述的半导体结构。

技术总结
本公开提出一种半导体结构的制作方法及半导体结构，制作方法包含：提供衬底，在衬底上形成薄膜堆叠结构；在薄膜堆叠结构中形成第一沟槽和第二沟槽，第一沟槽中形成有写入晶体管，第二沟槽沿第一方向延伸，且在第二方向上位于相邻两个写入晶体管之间；利用第二沟槽刻蚀去除部分薄膜堆叠结构，分别形成第一孔道和第二孔道，在第一孔道中形成写入字线，并在第二孔道中形成写入位线；在薄膜堆叠结构公开上表面形成第一开口，在第一开口中形成存储节点；在薄膜堆叠结构上方形成读取晶体管、读取位线和引线，得到半导体结构。据此本公开能够通过无电容的半导体结构增大存储密度。

技术研发人员：郭帅,左明光
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：
技术公布日：2024/1/15