基于环形振荡器的分频器的制作方法

本公开的各方面大体上涉及分频器，尤其具体地基于环形振荡器的分频器。相关技术分频器用于对输入时钟进行分频以产生输出时钟。一些分频器可以为锁相环路(pll)的反馈路径的一部分以对由压控振荡器(vco)产生的输出时钟进行分频来产生用于与参考时钟进行相位-频率比较的反馈时钟。基于该比较来控制vco的输出时钟的频率，使得反馈时钟大致上与参考时钟实现相位和频率锁定。在这样的情况下，该分频器可以被称为频率预分频器。在其他情况下，分频器并非pll的反馈路径的一部分，而且可仅用于对时钟进行分频。

背景技术：

技术实现思路

1、以下内容呈现了对一个或多个具体实施的简要概括，以便提供对这样的具体实施的基本的理解。该概括不是对全部预期实现方式的详尽概述，并且不旨在于标识全部具体实施的关键或重要元素，也不旨在于描绘任何或全部具体实施的范围。其唯一的目的是以简化的形式介绍一个或多个具体实施的一些概念，作为随后介绍的更详细的描述的序言。

2、本公开的一个方面涉及一种装置。该装置包括n个级联反相器级的环，其中n是正整数；和控制电路，该控制电路包括分别耦合到该n个级联反相器级的环的一组n个独立输出端。

3、本公开的另一方面涉及一种装置。该装置包括n个级联反相器级的环，其中n是正整数，其中该n个级联反相器级的环的每一级包括在第一电压轨和第二电压轨之间串联耦合的第一p沟道金属氧化物半导体场效应晶体管(pmos fet)、第二pmos fet和n沟道金属氧化物半导体场效应晶体管(nmos fet)，其中对于在从零(0)至n-1之间的整数“i”，第i个级联反相器级的第二pmos fet包括栅极，该栅极耦合到第i-1(mod n)个级联反相器级的第二pmos fet的漏极，其中对于在从零(0)至n-1之间的i，该第i个级联反相器级的第一pmosfet包括栅极，该栅极耦合到第i-2(mod n)个级联反相器级的第二pmos fet的漏极，其中该nmos fet中的每个nmos fet包括用于接收第一时钟的栅极，并且其中该n个级联反相器级中的第二pmos fet中的一个第二pmos fet的漏极输出第二时钟。

4、本公开的另一方面涉及一种方法。该方法包括：接收第一时钟；在第一模式下响应于该第一时钟大致上一次一个地启用n个级联反相器级的环中的每一级，其中n是正整数；以及从该n个级联反相器级的环中的一个级联反相器级的输出端输出第二时钟。

5、本公开的另一方面涉及一种无线通信设备。该无线通信设备包括：锁相环路(pll)，该pll包括频率预分频器，其中该频率预分频器包括：n个级联反相器级的环，其中n是正整数；和电路，该电路用于基于第一时钟大致上一次一个地启用该n个级联反相器级的环的每一级，其中该n个级联反相器级中的一个级联反相器级的输出端产生第二时钟；本地振荡器(lo)，该lo被配置为基于第二时钟生成lo信号；和上变频器或下变频器，该上变频器或下变频器被配置为分别对第一信号的频率进行上变频或下变频以基于lo信号生成第二信号。

6、为了实现前述目的和相关目的，一个或多个具体实施包括下文中充分地描述以及在权利要求中具体指出的特征。以下描述和所附插图详细阐述了这一个或多个具体实施的某些例示性方面。但是，这些方面仅仅是指示了可采用各个具体实施的原理的各种方式中的若干种，并且说明书具体实施旨在包括所有此类方面及其等效方案。

技术特征：

1.一种装置，所述装置包括：

2.根据权利要求1所述的装置，其中所述控制电路被配置为分别在所述一组n个独立输出端处生成一组n个控制信号，以响应于第一时钟来大致上一次一个地启用所述n个级联反相器级中的每个级联反相器级，其中在所述n个级联反相器级中的一个级联反相器级的输出端处生成第二时钟，并且其中所述第一时钟的频率与所述第二时钟的频率的分频比是整数n或更小的整数。

3.根据权利要求2所述的装置，其中所述n个级联反相器级的环的每一级包括在第一电压轨和第二电压轨之间与n沟道金属氧化物半导体场效应晶体管(nmos fet)串联耦合的p沟道金属氧化物半导体场效应晶体管(pmos fet)，所述nmos fet中的每个nmosfet包括栅极，其中对于在从零(0)至n-1之间的整数i，第i个级联反相器级的所述pmos fet包括栅极，所述pmos fet的所述栅极耦合到第i-1(mod n)个级联反相器级的所述pmos fet的漏极，并且其中所述控制电路的所述一组n个独立输出端分别耦合到所述n个级联反相器级的环的所述nmos fet的所述栅极。

4.根据权利要求3所述的装置，其中所述控制电路包括：

5.根据权利要求3所述的装置，其中所述n个级联反相器级中的一个或多个级联反相器级的子集各自包括开关器件，用于针对在从零(0)至所述子集中的一个或多个级联反相器级的数目之间的整数j，将所述子集的第j个级联反相器级的所述nmos fet的所述栅极选择性地耦合到所述控制电路的第j个输出端或者第j-1个级联反相器级的所述pmos fet的所述漏极，其中所述开关器件基于分频比模式信号选择性地耦合。

6.根据权利要求5所述的装置，其中所述第一时钟的频率与所述第二时钟的频率的分频比在所述第j个级联反相器级的所述nmos fet的所述栅极耦合到所述控制电路的所述第j个输出端时比在所述第j个级联反相器级的所述nmos fet的所述栅极耦合到所述第j-1个级联反相器级的所述pmos fet的所述漏极时大。

7.根据权利要求5所述的装置，其中所述开关器件包括：

8.根据权利要求3所述的装置，其中每隔n个级联反相器级中的一个或多个级联反相器级包括第二nmos fet，所述第二nmos fet耦合于对应pmos fet的所述漏极与所述第二电压轨之间，其中所述第二nmos fet包括用于接收预放电信号的栅极。

9.根据权利要求8所述的装置，其中每隔n个级联反相器级中不包括所述第二nmos fet的一个或多个级联反相器级包括伪nmos fet，所述伪nmos fet耦合于所述对应pmos fet与所述第二电压轨之间，其中所述伪nmos包括耦合到所述第二电压轨的栅极。

10.根据权利要求1所述的装置，其中所述n个级联反相器级耦合于第一电压轨与第二电压轨之间，并且所述装置还包括电压调节器用于选择性地改变所述第一电压轨与所述第二电压轨之间的供电电压的差。

11.根据权利要求10所述的装置，其中所述电压调节器包括低压差(ldo)电压调节器。

12.根据权利要求11所述的装置，其中所述ldo电压调节器包括：

13.根据权利要求2所述的装置，所述装置还包括压控振荡器(vco)，所述压控振荡器(vco)包括用于产生所述第一时钟的输出端。

14.根据权利要求13所述的装置，其中所述n个级联反相器级的环和所述控制电路是包括所述vco的锁相环路(pll)的反馈环路中的频率预分频器的一部分。

15.一种装置，所述装置包括：

16.根据权利要求15所述的装置，所述装置还包括缓冲器，所述缓冲器包括用于接收所述第一时钟的输入端和耦合到所述n个级联反相器级的环的所述nmos fet中的每个nmosfet的所述栅极的输出端。

17.根据权利要求15所述的装置，所述装置还包括缓冲器，所述缓冲器包括输入端，所述输入端耦合到所述n个级联反相器级中的所述一个级联反相器级的所述漏极以输出所述第二时钟。

18.根据权利要求15所述的装置，其中所述第一时钟的频率与所述第二时钟的频率的分频比是整数n或更小的整数。

19.根据权利要求15所述的装置，所述装置还包括压控振荡器(vco)，所述压控振荡器(vco)包括用于产生所述第一时钟的输出端。

20.根据权利要求19所述的装置，其中所述n个级联反相器级的环是包括所述vco的锁相环路(pll)的反馈环路中的频率预分频器的一部分。

21.一种方法，所述方法包括：

22.根据权利要求21所述的方法，其中大致上一次一个地启用n个级联反相器级的环中的每个级联反相器级包括分别响应于所述第一时钟的一组n个脉冲而接通所述n个级联反相器级中的场效应晶体管(fet)。

23.根据权利要求22所述的方法，其中所述n个级联反相器级中所分别接通的fet中的每个fet包括n沟道金属氧化物半导体场效应晶体管(nmos fet)。

24.根据权利要求22所述的方法，其中所述n个级联反相器级中所分别接通的fet中的每个fet包括p沟道金属氧化物半导体场效应晶体管(pmos fet)。

25.根据权利要求21所述的方法，所述方法还包括在第二模式下响应于所述第一时钟的相同相位而启用所述n个级联反相器级中的两个或更多个级联反相器级。

26.根据权利要求25所述的方法，其中所述第一时钟的频率与所述第二时钟的频率的分频比在所述第一模式下比在所述第二模式下的所述分频比大。

27.根据权利要求21所述的方法，所述方法还包括改变所述n个级联反相器级的环的供电电压，以改变所述第一时钟的最大或最小工作频率。

28.根据权利要求21所述的方法，所述方法还包括操作压控振荡器(vco)以生成所述第一时钟。

29.一种无线通信设备，所述无线通信设备包括：

30.根据权利要求29所述的无线通信设备，其中所述n个级联反相器级中的每个级联反相器级包括pmos fet，所述pmos fet与nmosfet串联耦合于第一电压轨与第二电压轨之间。

技术总结
本公开的各方面涉及一种环形振荡器(RO)分频器，该RO分频器被配置为按可编程分频比对输入时钟进行分频以生成输出时钟。在这点上，该RO分频器接收该输入时钟，响应于该输入时钟大致上一次一个地启用N个级联反相器级的环中的每个级联反相器级；以及从该N个级联反相器级的环中的一个级联反相器级的输出端输出第二时钟。一方面，每一级包括与n沟道金属氧化物半导体场效应晶体管(NMOS FET)串联耦合的p沟道金属氧化物半导体场效应晶体管(PMOS FET)。另一方面，每一级包括两个PMOS FET和一个NMOS FET。

技术研发人员：Y·林,唐艺伍,朴东民,朱昀亮,M·科斯金,Y·朝
受保护的技术使用者：高通股份有限公司
技术研发日：
技术公布日：2024/3/5