一种半导体结构及其制造方法、存储器与流程

本公开涉及半导体，尤其涉及一种半导体结构及其制造方法、存储器。

背景技术：

1、随着半导体技术的发展，在基于硅通孔技术的垂直互连叠层封装中，可通过中介层将不同类型的芯片封装在一起，以其短距离互连和高密度集成的关键技术优势，逐渐引领了封装技术发展的趋势。随着消费者对电子产品更小、更快和更可靠的需求不断增加，如何进一步提高半导体器件的集成度和性能成为目前亟待解决的问题。

技术实现思路

1、有鉴于此，本公开实施例为解决或改善背景技术中存在的技术问题而提供一种半导体结构及其制造方法、存储器。

2、根据本公开实施例的第一方面，提供了一种半导体结构，包括：

3、基底和位于所述基底内的沟槽；

4、位于所述沟槽内并延伸至所述基底上方的堆叠层；所述堆叠层包括至少两个电极层和位于相邻的所述电极层之间的介电层；

5、接触部，所述接触部电连接一个所述电极层，其中，在垂直于所述基底所在平面的方向上，所述接触部的投影位于相邻的所述沟槽的投影之间。

6、在一些实施例中，所述接触部的数量为多个，多个所述接触部排布成至少一行。

7、在一些实施例中，所述沟槽的数量为多个，多个所述沟槽排布成至少一行；其中，所述接触部的行排布方向与所述沟槽的行排布方向平行。

8、在一些实施例中，一行所述接触部位于相邻两行所述沟槽之间。

9、在一些实施例中，沿远离所述沟槽底部的方向，所述堆叠层依次包括第一电极层、第二电极层和第三电极层，所述接触部的底部延伸至所述堆叠层中的不同位置以连接相应的所述电极层。

10、在一些实施例中，定义与所述第一电极层连接的所述接触部为第一接触部，与所述第二电极层连接的所述接触部为第二接触部，与所述三电极层连接的所述接触部为第三接触部，其中，

11、多个所述第一接触部排布成至少一个第一接触部行；

12、多个所述第二接触部排布成至少一个第二接触部行；

13、多个所述第三接触部排布成至少一个第三接触部行；其中，

14、所述第一接触部行、所述第二接触部行和所述第三接触部行相互平行。

15、在一些实施例中，所述第一接触部行与所述第三接触部行相邻设置。

16、在一些实施例中，一个所述第一接触部行与两个所述第三接触部行相邻；或者，一个所述第三接触部行与两个所述第一接触部行相邻。

17、在一些实施例中，所述半导体结构还包括：

18、导电层，所述导电层包括第一导电层和第二导电层；所述第一导电层电连接所述第一接触部与所述第三接触部；所述第二导电层电连接所述第二接触部。

19、在一些实施例中，在垂直于所述基底所在平面的方向上，所述导电层的投影完全覆盖所述第一接触部、所述第二接触部和所述第三接触部的投影。

20、根据本公开实施例的第二方面，提供了一种存储器，所述存储器包括上述实施中任一项所述的半导体结构。

21、根据本公开实施例的第三方面，提供了一种半导体结构的制造方法，包括：

22、提供基底；

23、在所述基底内形成沟槽；

24、形成堆叠层，所述堆叠层位于所述沟槽内并延伸至所述基底的上方；所述堆叠层包括至少两个电极层和位于相邻的所述电极层之间的介电层；

25、形成接触部，所述接触部电连接一个所述电极层，其中，在垂直于所述基底所在平面的方向上，所述接触部的投影位于相邻的所述沟槽的投影之间。

26、在一些实施例中，形成所述堆叠层，包括：

27、形成覆盖所述沟槽内壁和所述基底表面的隔离层；

28、在所述隔离层上依次形成第一电极层、第一介电层、第二电极层、第二介电层和第三电极层；所述第一电极层、所述第一介电层、所述第二电极层、所述第二介电层和所述第三电极层定义为所述堆叠层。

29、在一些实施例中，形成所述接触部，包括：

30、形成第一介质层，所述第一介质层覆盖所述堆叠层；

31、刻蚀所述第一介质层、所述第三电极层、所述第二介电层、所述第二电极层以及所述第一介电层，形成第一开口，所述第一开口暴露所述第一电极层的上表面；

32、刻蚀所述第一介质层、所述第三电极层以及所述第二介电层，形成第二开口，所述第二开口暴露所述第二电极层的上表面；

33、刻蚀所述第一介质层，形成第三开口，所述第三开口暴露所述第三电极层的上表面。

34、在一些实施例中，形成所述接触部，还包括：

35、形成第二介质层，所述第二介质层至少填充所述第一开口、所述第二开口和所述第三开口；

36、刻蚀位于所述第一开口、所述第二开口和所述第三开口内的部分所述第二介质层，以分别形成第一接触孔、第二接触孔和第三接触孔，剩余在所述第一开口、所述第二开口和所述第三开口侧壁上的所述第二介质层定义为保护层；

37、在所述第一接触孔、所述第二接触孔和所述第三接触孔内分别形成第一接触部、第二接触部和第三接触部。

38、在一些实施例中，形成所述接触部之后，还包括：

39、形成导电材料层；

40、刻蚀所述导电材料层形成第一导电层和第二导电层，其中，所述第一导电层覆盖所述第一接触部与所述第三接触部；所述第二导电层覆盖所述第二接触部。

41、本公开实施例提供了一种半导体结构，包括：基底和位于所述基底内的沟槽；位于所述沟槽内并延伸至所述基底上方的堆叠层；所述堆叠层包括至少两个电极层和位于相邻的所述电极层之间的介电层；接触部，所述接触部电连接一个所述电极层，其中，在垂直于所述基底所在平面的方向上，所述接触部的投影位于相邻的所述沟槽的投影之间。本公开中，在垂直于基底所在平面的方向上，接触部的投影位于相邻的沟槽的投影之间，通过将电连接电极层的接触部的位置设置在沟槽所在阵列区，相对于通常将接触部单独设置在远离沟槽所在阵列区的周边位置，可以减少占用面积，以提升晶圆面积利用率，进而提高集成度。此外，将接触部的位置设置在沟槽之间，便于在不额外增加占用面积的情况下，尽可能多的在沟槽所在阵列区内增加接触部的数量，从而增加接触部和与其互连的导电线路之间的接触面积，以降低接触电阻，进而可改善信号延迟，提高半导体器件的性能。

42、本公开附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本公开的实践了解到。

技术特征：

1.一种半导体结构，其特征在于，包括：

2.根据权利要求1所述的半导体结构，其特征在于，

3.根据权利要求2所述的半导体结构，其特征在于，

4.根据权利要求3所述的半导体结构，其特征在于，一行所述接触部位于相邻两行所述沟槽之间。

5.根据权利要求1-4中任一项所述的半导体结构，其特征在于，沿远离所述沟槽底部的方向，所述堆叠层依次包括第一电极层、第二电极层和第三电极层，所述接触部的底部延伸至所述堆叠层中的不同位置以连接相应的所述电极层。

6.根据权利要求5所述的半导体结构，其特征在于，定义与所述第一电极层连接的所述接触部为第一接触部，与所述第二电极层连接的所述接触部为第二接触部，与所述三电极层连接的所述接触部为第三接触部，其中，

7.根据权利要求6所述的半导体结构，其特征在于，

8.根据权利要求6所述的半导体结构，其特征在于，

9.根据权利要求6所述的半导体结构，其特征在于，还包括：

10.根据权利要求9所述的半导体结构，其特征在于，在垂直于所述基底所在平面的方向上，所述导电层的投影完全覆盖所述第一接触部、所述第二接触部和所述第三接触部的投影。

11.一种存储器，其特征在于，包括如权利要求1-10中任一项所述的半导体结构。

12.一种半导体结构的制造方法，其特征在于，包括：

13.根据权利要求12所述的方法，其特征在于，形成所述堆叠层，包括：

14.根据权利要求13所述的方法，其特征在于，形成所述接触部，包括：

15.根据权利要求14所述的方法，其特征在于，形成所述接触部，还包括：

16.根据权利要求15所述的方法，其特征在于，形成所述接触部之后，还包括：

技术总结
本公开实施例公开了一种半导体结构及其制造方法、存储器。该半导体结构包括基底和位于基底内的沟槽以及位于沟槽内并延伸至基底上方的堆叠层，其中，堆叠层包括至少两个电极层和位于相邻的电极层之间的介电层。半导体结构还包括电连接一个电极层的接触部，其中，在垂直于基底所在平面的方向上，接触部的投影位于相邻的沟槽的投影之间。

技术研发人员：付友,吴双双,刘志拯,李宗翰
受保护的技术使用者：长鑫存储技术有限公司
技术研发日：
技术公布日：2024/9/29