微电子装置、相关电子系统及形成微电子装置的方法与流程

在各个实施例中，本公开大体上涉及微电子装置设计及制造领域。更明确来说，本公开涉及由独立形成的微电子装置结构形成微电子装置的方法及相关微电子装置及电子系统。

背景技术：

1、微电子装置设计者通常希望通过减小个别特征的尺寸及通过减小相邻特征之间的间隔距离来提高微电子装置内特征的集成度或密度。另外，微电子装置设计者通常希望设计不仅小型而且提供性能优点及简化设计的架构。

2、微电子装置的一个实例是存储器装置。存储器装置通常提供为计算机或其它电子装置中的内部集成电路。存在许多类型的存储器装置，其包含(但不限于)：易失性存储器装置，例如动态随机存取存储器(dram)装置；及非易失性存储器装置，例如nand快闪存储器装置。dram装置的典型存储器单元包含一个存取装置(例如晶体管)及一个存储器存储结构(例如电容器)。半导体装置的现代应用可采用布置成展现存储器单元行及列的存储器阵列的显著数量的存储器单元。存储器单元可通过沿着存储器阵列的存储器单元行及列布置的数字线(例如位线、数据线)及字线(例如存取线)电存取。存储器阵列可呈二维(2d)以便展现存储器单元的单个层面(例如单个层级、单个层阶)，或可呈三维(3d)以便展现存储器单元的多个层面(例如多个层阶、多个层级)。

3、下伏于存储器装置的存储器阵列的基底控制逻辑结构内的控制逻辑装置已用于控制存储器装置的存储器单元的操作(例如存取操作、读取操作、写入操作)。控制逻辑装置的组合件可经提供为通过布线及互连结构与存储器阵列的存储器单元电连通。然而，用于在基底控制逻辑结构之上形成存储器阵列的处理条件(例如温度、压力、材料)会限制控制逻辑装置在基底控制逻辑结构内的配置及性能。另外，用于基底控制逻辑结构内的不同控制逻辑装置的数量、尺寸及布置还会不良地妨碍存储器装置的大小(例如水平占用面积)减小及/或存储器装置的性能改进(例如更快存储器单元接通/关断速度、更低阈值切换电压要求、更快数据传送速率、更低功耗)。此外，随着存储器阵列的密度及复杂性提高，控制逻辑装置的复杂性也提高。在一些例子中，控制逻辑装置比存储器装置占用更多面积，从而降低存储器装置的存储器密度。

技术实现思路

1、在一些实施例中，一种微电子装置包括第一微电子装置结构，其包括第一存储器阵列区，所述第一存储器阵列区包括：存储器单元垂直堆叠，存储器单元的每一垂直堆叠包括可操作地耦合到存储装置垂直堆叠的存取装置垂直堆叠；导电线，其与所述存取装置垂直堆叠的所述存取装置可操作地相关联且在水平方向上延伸，所述导电线的水平端界定阶梯结构；及导电接触结构，其在所述阶梯结构中的阶梯结构的梯级处个别地与所述导电线中的导电线电连通。所述第一微电子装置结构进一步包括第一控制逻辑装置区，其包括经配置以实现所述存储器单元垂直堆叠的控制操作。所述微电子装置进一步包括第二微电子装置结构，其垂直上覆于所述第一微电子装置结构，所述第二微电子装置结构包括：第二存储器阵列区，其包括存储器单元额外垂直堆叠，所述存储器单元额外垂直堆叠中的每一者包括可操作地耦合到存储装置额外垂直堆叠的存取装置额外垂直堆叠；及第二控制逻辑装置区。所述第二控制逻辑区包括：第二控制逻辑装置，其经配置以实现所述第二微电子装置结构的所述存储器单元额外垂直堆叠的控制操作；及额外第一控制逻辑装置，其经配置以实现所述第一微电子装置结构的所述存储器单元垂直堆叠的控制操作。

2、在其它实施例中，一种微电子装置包括第一裸片，其包括：存储器单元垂直堆叠；堆叠结构，其包括与绝缘结构交错的导电结构，至少一些所述导电结构经配置以与所述存储器单元垂直堆叠的存储器单元电连通；及第一控制逻辑装置区，其包括第一感测放大器装置区，所述第一感测放大器装置区包括经配置以可操作地耦合到所述存储器单元垂直堆叠的所述存储器单元的第一感测放大器装置。所述微电子装置进一步包括第二裸片，其包括：存储器单元额外垂直堆叠；额外堆叠结构，其包括与额外绝缘结构交错的额外导电结构，至少一些所述额外导电结构经配置以与所述存储器单元额外垂直堆叠的存储器单元电连通；及第二控制逻辑装置区。所述第二控制逻辑装置区包括：第二感测放大器装置区，其包括经配置以可操作地耦合到所述存储器单元额外垂直堆叠的所述存储器单元的第二感测放大器装置；及子字线驱动器区，其包括可操作地耦合到所述第一裸片的所述导电结构的子字线驱动器。

3、在其它实施例中，一种形成微电子装置的方法包括形成第一微电子装置结构，所述第一微电子装置结构包括：第一控制逻辑装置区，其包括第一感测放大器装置区；存储器单元垂直堆叠，其垂直上覆于所述第一控制逻辑装置区；导电结构，其与所述存储器单元垂直堆叠相交；导电互连结构，其与所述导电结构电连通；及第一氧化物材料，其垂直上覆于所述存储器单元垂直堆叠。所述方法进一步包括形成第二微电子装置结构，所述第二微电子装置结构包括：第二控制逻辑装置区，其包括第二感测放大器装置区；存储器单元额外垂直堆叠，其垂直上覆于所述第二控制逻辑装置区；额外导电结构，其与所述存储器单元额外垂直堆叠相交；额外导电互连结构，其与所述额外导电结构电连通；及第二氧化物材料，其垂直下伏于所述第二控制逻辑装置区。所述方法进一步包括：将所述第二微电子装置结构附接到所述第一微电子装置结构以形成第一微电子装置结构；及在所述第二微电子装置结构之上形成第三控制逻辑装置区。

4、在另外实施例中，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置。所述存储器装置包括第一裸片，其包括：存储器单元垂直堆叠；第一控制逻辑装置区，其垂直下伏于所述存储器单元垂直堆叠且包括经配置以实现所述存储器单元垂直堆叠的控制操作的第一控制逻辑装置；及第一全局数字线，其垂直地在所述第一控制逻辑装置区与所述存储器单元垂直堆叠之间，所述第一全局数字线中的每一者经配置以与至少一些所述存储器单元垂直堆叠电连通。所述存储器装置进一步包括第二裸片，其垂直上覆于所述第一裸片，所述第二裸片包括：存储器单元额外垂直堆叠；第二控制逻辑装置区，其垂直下伏于所述存储器单元额外垂直堆叠且包括经配置以实现所述存储器单元额外垂直堆叠的控制操作的第二控制逻辑装置；及第二全局数字线，其垂直地在所述第二控制逻辑装置区与所述存储器单元额外垂直堆叠之间。

技术特征：

1.一种微电子装置，其包括：

2.根据权利要求1所述的微电子装置，其中所述第二存储器阵列区进一步包括：

3.根据权利要求1所述的微电子装置，其进一步包括垂直上覆于所述第二微电子装置结构的第三控制逻辑装置区。

4.根据权利要求3所述的微电子装置，其中所述第三控制逻辑装置区包括经配置以实现所述第二微电子装置结构的所述存储器单元额外垂直堆叠的控制操作的额外第二控制逻辑装置。

5.根据权利要求4所述的微电子装置，其中所述第三控制逻辑装置区进一步包括互补金属-氧化物-半导体cmos装置。

6.根据权利要求1所述的微电子装置，其中所述额外第一控制逻辑装置经配置以实现所述第二控制逻辑装置区的所述存储器单元额外垂直堆叠的控制操作且包括子字线驱动器。

7.根据权利要求6所述的微电子装置，其中所述额外第一控制逻辑装置经配置以实现所述第二微电子装置结构的所述存储器单元额外垂直堆叠的控制操作且进一步包括行解码器。

8.根据权利要求1所述的微电子装置，其中：

9.根据权利要求1到8中任一权利要求所述的微电子装置，其中所述第一控制逻辑装置区垂直地在所述第一存储器阵列区下方。

10.根据权利要求9所述的微电子装置，其中所述第二控制逻辑装置区垂直介入于所述第一存储器阵列区与所述第二存储器阵列区之间。

11.根据权利要求1到8中任一权利要求所述的微电子装置，其中所述第二存储器阵列区的所述存储器单元额外垂直堆叠包括比所述第一存储器阵列区的所述存储器单元垂直堆叠更少层阶的存储器单元。

12.根据权利要求1到8中任一权利要求所述的微电子装置，其中所述阶梯结构中的一者的每隔一个导电结构在所述导电结构的第一水平端处与所述导电接触结构中的一者电连通。

13.根据权利要求1到8中任一权利要求所述的微电子装置，其进一步包括垂直地在所述第一控制逻辑装置区与所述第一存储器阵列区之间的全局数字线。

14.一种微电子装置，其包括：

15.根据权利要求14所述的微电子装置，其进一步包括第三控制逻辑装置区，所述第三控制逻辑装置区垂直上覆于所述第二裸片且包括额外子字线驱动器区，所述额外子字线驱动器区包括可操作地耦合到所述第二裸片的所述额外导电结构的额外子字线驱动器。

16.根据权利要求15所述的微电子装置，其中所述第三控制逻辑装置区进一步包括行解码器。

17.根据权利要求15所述的微电子装置，其中所述第三控制逻辑装置区进一步包括互补金属-氧化物-半导体cmos装置。

18.根据权利要求14所述的微电子装置，其中所述第二控制逻辑装置区进一步包括行解码器。

19.根据权利要求14所述的微电子装置，其中所述第二感测放大器装置区具有比所述第一感测放大器装置区更小的水平面积。

20.根据权利要求14所述的微电子装置，其中所述第二感测放大器装置区定位于所述第一感测放大器装置区的水平边界内。

21.根据权利要求14到20中任一权利要求所述的微电子装置，其中：

22.根据权利要求21所述的微电子装置，其中所述第一列解码器区、所述第一多路复用器控制器区及所述第一感测放大器驱动器区中的每一者具有比所述第二列解码器区、所述第二多路复用器控制器区及所述第二感测放大器驱动器区中的相应者更大的水平面积。

23.根据权利要求14到20中任一权利要求所述的微电子装置，其进一步包括垂直延伸穿过所述存储器单元垂直堆叠的存取装置的导电支柱结构。

24.一种形成微电子装置的方法，所述方法包括：

25.根据权利要求24所述的方法，其中形成第二控制逻辑装置区包括形成所述第二控制逻辑装置区以包括与所述第一微电子装置结构的所述存储器单元垂直堆叠电连通的控制逻辑装置。

26.根据权利要求24所述的方法，其中形成第二控制逻辑装置区包括形成与所述第一微电子装置结构的所述导电结构电连通的子字线驱动器。

27.根据权利要求24到26中任一权利要求所述的方法，其中形成第三控制逻辑装置区包括形成与所述第二微电子装置结构的所述额外导电结构电连通的子字线驱动器。

28.一种电子系统，其包括：

29.根据权利要求28所述的电子系统，其中：

30.根据权利要求28所述的电子系统，其中所述第一控制逻辑装置区包括包含感测放大器装置的第一感测放大器装置区，每一感测放大器装置与所述第一全局数字线中的至少一者电连通。

31.根据权利要求28所述的电子系统，其中所述第二控制逻辑装置区进一步包括经配置以实现所述第一裸片的所述存储器单元垂直堆叠的控制操作的额外第一控制逻辑装置。

32.根据权利要求28所述的电子系统，其中所述第二控制逻辑装置区进一步包括经配置以实现所述存储器单元垂直堆叠的控制操作的额外第一控制逻辑装置。

33.根据权利要求32所述的电子系统，其中所述额外第一控制逻辑装置包括子字线驱动器。

34.根据权利要求32所述的电子系统，其中所述额外第一控制逻辑装置区定位于所述第一裸片的阶梯结构的水平边界内。

35.根据权利要求28到34中任一权利要求所述的电子系统，其进一步包括第三控制逻辑装置区，所述第三控制逻辑装置区垂直上覆于所述第二裸片且包括经配置以实现所述存储器单元额外垂直堆叠的控制操作的额外第二控制逻辑装置。

技术总结
本申请案大体上涉及微电子装置、相关电子系统及形成微电子装置的方法。一种微电子装置包括第一微电子装置结构及与所述第一微电子装置结构垂直相邻的第二微电子装置结构。所述第一微电子装置结构包括第一存储器阵列区及第一控制逻辑装置区，且所述第二微电子装置结构包括第二存储器阵列区及第二控制逻辑装置区。第三控制逻辑装置区垂直上覆于所述第二微电子装置结构。所述第一控制逻辑装置区包含所述第一存储器阵列区的感测放大器装置。所述第二控制逻辑装置区包含所述第二存储器阵列区的额外感测放大器装置及子字线驱动器。所述第三控制逻辑装置区包含所述第二存储器阵列区的额外子字线驱动器。

技术研发人员：F·A·席赛克·艾吉
受保护的技术使用者：美光科技公司
技术研发日：
技术公布日：2024/1/16