半导体结构及其制备方法与流程

本申请涉及集成电路，特别是涉及一种半导体结构及其制备方法。

背景技术：

1、闪存器件是一种非易失性存储器，即断电数据也不会丢失，其具有读写速度高、功耗较低等优势。为了提升器件集成密度、降低制造成本，相关技术中，出现了三维闪存器件。

2、然而，现有闪存器件性能尚有待提高。

技术实现思路

1、基于此，本申请实施例提供一种半导体结构及其制备方法，以提高闪存器件性能。

2、一种半导体结构，包括：

3、基底；

4、堆叠结构，位于所述基底上，包括交替堆叠的半导体掺杂层与第一隔离层，所述第一隔离层沿堆叠方向的两侧均具有所述半导体掺杂层；

5、控制栅结构，由所述堆叠结构贯穿至所述基底，包括控制栅介质层以及控制栅线，所述控制栅介质层环绕所述控制栅线；

6、浮栅结构，位于相邻所述半导体掺杂层之间，包括隧穿层以及浮置栅极，所述浮置栅极环绕所述控制栅结构，所述隧穿层环绕所述浮置栅极；

7、沟道层，位于相邻所述半导体掺杂层之间，环绕所述隧穿层，且被所述第一隔离层包围。

8、在其中一个实施例中，所述控制栅线在与所述第一隔离层相对的部分具有延伸至相邻所述半导体掺杂层之间的凸起。

9、在其中一个实施例中，所述堆叠结构具有非台阶区与台阶区，所述台阶区暴露各所述半导体掺杂层的部分上表面而构成台阶平面，所述控制栅结构贯穿所述非台阶区的所述堆叠结构。

10、在其中一个实施例中，所述半导体结构还包括金属硅化物以及侧墙，所述金属硅化物位于所述台阶平面，所述侧墙位于所述堆叠结构的台阶侧壁。

11、在其中一个实施例中，所述半导体结构还包括钝化层、位线插塞以及选择线插塞，所述钝化层覆盖所述堆叠结构以及所述控制栅结构，所述位线插塞以及所述选择线插塞贯穿所述钝化层，且交替分布在各层所述半导体掺杂层上。

12、在其中一个实施例中，所述位线插塞对应的各个所述半导体掺杂层的厚度自上至下依次增加，和/或，所述选择线插塞对应的各个所述半导体掺杂层的厚度自上至下依次增加。

13、在其中一个实施例中，所述基底包括第二隔离层，所述堆叠结构以及所述控制栅结构位于所述第二隔离层上。

14、一种半导体结构的制备方法，包括：

15、提供基底，且于所述基底上形成堆叠材料层，所述堆叠材料层包括交替形成的半导体掺杂材料层与第一隔离材料层，其中，所述第一隔离材料层的层数大于等于1，且所述第一隔离材料层沿堆叠方向的两侧均具有所述半导体掺杂材料层；

16、刻蚀所述堆叠材料层，形成贯穿至所述基底的控制栅线孔；

17、通过所述控制栅线孔对各层所述第一隔离材料层进行回刻，形成环绕所述控制栅线孔的环绕槽；

18、于所述环绕槽内依次形成沟道层以及浮栅结构，所述浮栅结构包括隧穿层以及浮置栅极，所述隧穿层位于所述浮置栅极与所述沟道层之间；

19、于所述控制栅线孔内形成控制栅结构，所述控制栅结构包括控制栅介质层以及控制栅线，所述控制栅介质层位于所述控制栅线孔侧壁，且环绕所述控制栅线。

20、在其中一个实施例中，所述于所述控制栅线孔内形成控制栅结构，包括：

21、于所述控制栅线孔内以及所述环绕槽内形成所述控制栅结构。

22、在其中一个实施例中，所述于所述控制栅线孔内以及所述环绕槽内形成所述控制栅结构，包括：

23、于所述控制栅线孔侧壁、所述环绕槽的侧壁以及所述浮置栅极表面形成控制栅介质层；

24、于所述控制栅介质层表面形成控制栅线，所述控制栅线填满剩余的所述控制栅线孔和剩余的所述环绕槽。

25、在其中一个实施例中，所述堆叠结构具有非台阶区与台阶区，所述控制栅线孔形成在所述非台阶区，

26、所述于所述控制栅线孔内形成控制栅结构之后，还包括：

27、刻蚀位于台阶区的所述堆叠材料层，以在所述台阶区形成具有台阶的堆叠结构，刻蚀后剩余的所述半导体掺杂材料层形成半导体掺杂层，剩余的所述第一隔离材料层形成第一隔离层，且刻蚀后所述台阶区暴露各所述半导体掺杂层的部分上表面而构成台阶平面。

28、在其中一个实施例中，所述刻蚀位于台阶区的所述堆叠材料层，以形成在所述台阶区具有台阶的堆叠结构之后，还包括：

29、于所述台阶区被暴露的所述半导体掺杂层表面形成金属硅化物。

30、在其中一个实施例中，所述于所述台阶区被暴露的所述半导体掺杂层表面形成金属硅化物，包括：

31、于所述台阶区的台阶侧壁形成侧墙；

32、于所述台阶平面形成金属硅化物。

33、在其中一个实施例中，所述于所述台阶区被暴露的所述半导体掺杂层表面形成金属硅化物之后，还包括：

34、形成覆盖所述金属硅化物、所述堆叠结构以及所述控制栅结构的钝化材料层；

35、对钝化材料层进行刻蚀，形成交替排布且延伸至各层所述金属硅化物上的位线接触孔以及选择线接触孔，剩余的钝化材料层形成钝化层；

36、于所述位线接触孔内形成位线插塞，且于所述选择线接触孔内形成选择线插塞。

37、在其中一个实施例中，所述位线插塞对应的各个所述半导体掺杂层的厚度自上至下依次增加，和/或，所述选择线插塞对应的各个所述半导体掺杂层的厚度自上至下依次增加。

38、上述半导体结构及其制备方法，将沟道层以及浮栅结构同时形成在相邻半导体掺杂层之间。控制栅线的与浮栅结构相对的部分可以与浮栅结构以及沟道层形成存储单元。同时，沟道层两侧的半导体掺杂层均与沟道层连接，从而可以分别形成存储单元的源极与漏极。当半导体结构具有多层沟道层而形成多层存储单元时，在堆叠方向上相邻的存储单元可以共用源极或漏极。

39、同时，同一存储单元的源极与漏极之间可以通过第一隔离层有效隔离，从而有效防止源极与漏极之间发生漏电，进而提高闪存器件性能。并且，当半导体结构具有多层沟道层而形成多层存储单元时，相邻层存储单元的源极之间(或者漏极之间)可以通过二者之间的两层第一隔离层有效隔离，进而有效防止相邻存储单元之间发生串扰。

40、同时，将沟道层以及浮栅结构同时形成在相邻半导体掺杂层之间，从而可以实现对存储单元内的浮栅结构的有效隔离，从而提高器件性能。并且，当半导体结构具有多层沟道层而形成多层存储单元时，相邻层存储单元的电荷存储节点通过可以被有效断开，进而更加有效防止相邻存储单元之间发生串扰，从而提高闪存器件性能。

技术特征：

1.一种半导体结构，其特征在于，包括：

2.根据权利要求1所述的半导体结构，其特征在于，所述控制栅线在与所述第一隔离层相对的部分具有延伸至相邻所述半导体掺杂层之间的凸起。

3.根据权利要求1所述的半导体结构，其特征在于，所述堆叠结构具有非台阶区与台阶区，所述台阶区暴露各所述半导体掺杂层的部分上表面而构成台阶平面，所述控制栅结构贯穿所述非台阶区的所述堆叠结构。

4.根据权利要求3所述的半导体结构，其特征在于，所述半导体结构还包括金属硅化物以及侧墙，所述金属硅化物位于所述台阶平面，所述侧墙位于所述堆叠结构的台阶侧壁。

5.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括钝化层、位线插塞以及选择线插塞，所述钝化层覆盖所述堆叠结构以及所述控制栅结构，所述位线插塞以及所述选择线插塞贯穿所述钝化层，且交替分布在各层所述半导体掺杂层上。

6.根据权利要求5所述的半导体结构，其特征在于，所述位线插塞对应的各个所述半导体掺杂层的厚度自上至下依次增加，和/或，所述选择线插塞对应的各个所述半导体掺杂层的厚度自上至下依次增加。

7.根据权利要求1所述的半导体结构，其特征在于，所述基底包括第二隔离层，所述堆叠结构以及所述控制栅结构位于所述第二隔离层上。

8.一种半导体结构的制备方法，其特征在于，包括：

9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述于所述控制栅线孔内形成控制栅结构，包括：

10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述于所述控制栅线孔内以及所述环绕槽内形成所述控制栅结构，包括：

11.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述堆叠结构具有非台阶区与台阶区，所述控制栅线孔形成在所述非台阶区，

12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述刻蚀位于台阶区的所述堆叠材料层，以形成在所述台阶区具有台阶的堆叠结构之后，还包括：

13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述于所述台阶区被暴露的所述半导体掺杂层表面形成金属硅化物，包括：

14.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述于所述台阶区被暴露的所述半导体掺杂层表面形成金属硅化物之后，还包括：

15.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述位线插塞对应的各个所述半导体掺杂层的厚度自上至下依次增加，和/或，所述选择线插塞对应的各个所述半导体掺杂层的厚度自上至下依次增加。

技术总结
本申请涉及一种半导体结构及其制备方法，半导体结构包括：基底；堆叠结构，位于基底上，包括交替堆叠的半导体掺杂层与第一隔离层，第一隔离层两侧均具有半导体掺杂层；控制栅结构，由堆叠结构贯穿至基底，包括控制栅介质层以及控制栅线，控制栅介质层环绕控制栅线；浮栅结构，位于相邻半导体掺杂层之间，包括隧穿层以及浮置栅极，浮置栅极环绕控制栅结构，隧穿层环绕浮置栅极；沟道层，位于相邻半导体掺杂层之间，环绕隧穿层，且被第一隔离层包围。本申请实施例可以有效提高闪存器件性能。

技术研发人员：萧聪,曾凡清
受保护的技术使用者：长鑫科技集团股份有限公司
技术研发日：
技术公布日：2025/2/13