适用于高速高精度采样的栅压自举开关电路

本发明属于数模混合集成电路设计领域，具体涉及一种适用于高速高精度采样的栅压自举开关电路。

背景技术：

1、随着信息技术的发展，模数转换器(analog to digital converter，，简称adc)的应用日益广泛。在诸如雷达、超宽带通信系统、高性能数字示波器等产品中，模数转换器的速度性能通常是整个系统性能的瓶颈，因此高速adc的研究备受重视。

2、采样保持电路(sample and hold circuits，简称s/h)是模数转换电路、信号读出电路等模拟电路中的关键模块，其性能特性直接影响整个系统的性能特性，对高速高精度采样保持电路的研究具有重要意义，栅压自举开关是实现高速高精度采样保持电路的关键。

技术实现思路

1、为了改变传统栅压自举开关栅端寄生电容过大的问题，本发明提供了一种适用于高速高精度采样的栅压自举开关电路。

2、本发明要解决的技术问题通过以下技术方案实现：

3、本发明提供了一种适用于高速高精度采样的栅压自举开关电路，包括：两级反向器链以及改进型栅压自举开关结构时序模块；

4、所述两级反向器链通过使能信号将输入第一时钟信号生成延时信号；

5、所述改进型栅压自举开关结构时序模块在所述延时信号的延时下，通过正反馈的方式改变mos管导通电阻，以及减小延时信号寄生电容的方式，改变信号的传递时间。

6、可选地，所述两级反向器链包括：nmos管mn13-mn15、pmos管mp5-mp7；所述pmos管mp5的栅极、nmos管mn13的栅极、以及第一时钟信号(shclkb)连接；pmos管mp5的漏极、nmos管mn13的漏极、pmos管mp6的栅极、nmos管mn14的栅极相连；pmos管mp6的漏极与pmos管mp7的源极连接；pmos管mp6的源极、pmos管mp5的源极、以及电源电压(avdd)相连；nmos管mn14的漏极、nmos管mn15的漏极、pmos管mp7的漏极、以及延时信号(shclkb_delay)相连接；nmos管mn13的源极、nmos管mn14的源极、nmos管mn15的源极接地；nmos管mn15的栅极连接使能信号(pwrd)。

7、可选地，所述改进型栅压自举开关结构时序模块包括：nmos管mn1-mn12、pmos管mp1-mp4、电容c1-c3、以及反向器(inv0)；

8、所述电容c1的第一端、nmos管mn1的源极、nmos管mn2的栅极、nmos管mn3的栅极连接；所述电容c1的第二端、延时信号(shclkb_delay)以及反向器(inv0)的第一端相连；nmos管mn1的栅极与nmos管mn2的源极连接；nmos管mn2的栅极、nmos管mn1的源极、nmos管mn3的栅极连接；nmos管mn1的漏极、nmos管mn2的漏极、nmos管mn3的漏极、pmos管mp1的源极、以及电源电压(avdd)相连；所述电容c2的第二端与反向器(inv0)的第二端相连；电容c2的第一端、nmos管mn1的栅极、nmos管mn2的源极连接；电容c3的第一端、nmos管mn3的源极、pmos管mp2的源极、pmos管mp4的源极相连；电容c3的第二端、nmos管mn8的源极、nmos管mn6的漏极、nmos管mn9的源极连接；nmos管mn4的栅极、nmos管mn6的栅极、nmos管mn7的栅极、以及延时信号(shclkb_delay)相连；nmos管mn4的漏极、nmos管mn8的漏极、pmos管mp4的栅极、pmos管mp2的栅极、nmos管mn10的漏极；nmos管mn4的源极、以及第一时钟信号(shclkb)相连接；pmos管mp4的源极连接pmos管mp2的源极；pmos管mp4的漏极、nmos管mn8的栅极、nmos管mn5的漏极、nmos管mn9的栅极相连；nmos管mn5的源极连接nmos管mn7的漏极；nmos管mn5的栅极连接电源电压(avdd)；nmos管mn7的源极、nmos管mn6的源极、nmos管mn12的源极均接地；pmos管mp1的栅极、nmos管mn10的栅极与第二时钟信号(shclk)相连，pmos管mp1的漏极、pmos管mp2的栅极、nmos管mn10的漏极相连；pmos管mp2的漏极连接输出信号(bstclk)；nmos管mn9的漏极与输入信号(vin)相连；pmos管mp3的栅极、nmos管mn12的栅极、以及第一时钟信号(shclkb)相连；pmos管mp3的漏极、nmos管mn11的源极、nmos管mn12的漏极相连接；nmos管mn11的漏极、pmos管mp2的漏极、以及输出信号(bstclk)相连；nmos管mn11的栅极连接电源电压(avdd)。

9、可选地，所述改进型栅压自举开关结构时序模块分为三种工作模式：复位阶段，保持阶段和采样阶段。

10、可选地，当所述改进型栅压自举开关结构时序模块的工作模式为复位阶段时，使能信号(pwrd)为高电平，输出信号(bstclk)和第二时钟信号(shclk)信号变化趋势一致，高速高精度采样的栅压自举开关电路不工作。

11、可选地，当所述改进型栅压自举开关结构时序模块的工作模式为保持阶段时，第二时钟信号(shclk)为低电平，使能信号(pwrd)为低电平，电容c3上级板被充电至电源电压(avdd)，电容c3下级板被拉低至低电平，电容c3上储存的电压为电源电压(avdd)，输出信号(bstclk)的电压为电源电压(avdd)。

12、可选地，当所述改进型栅压自举开关结构时序模块的工作模式为采样阶段时，第二时钟信号(shclk)为高电平，使能信号(pwrd)为低电平，电容c3下级板被充电至输入信号(vin)，电容c3上极板电压被拉高至vin+avdd，输出信号(bstclk)的电压为vin+avdd。

13、有益效果：

14、本申请实施例中，通过将接输出节点的两个大尺寸开关管的栅端移走，降低了输出节点的寄生电容，提高了信号传输速度，同时在信号传输环路中引入正反馈回路，进一步加快了信号传输速度。

15、以下将结合附图及对本发明做进一步详细说明。

技术特征：

1.一种适用于高速高精度采样的栅压自举开关电路，其特征在于，包括：两级反向器链以及改进型栅压自举开关结构时序模块；

2.根据权利要求1所述的适用于高速高精度采样的栅压自举开关电路，其特征在于，所述两级反向器链包括：nmos管mn13-mn15、pmos管mp5-mp7；所述pmos管mp5的栅极、nmos管mn13的栅极、以及第一时钟信号(shclkb)连接；pmos管mp5的漏极、nmos管mn13的漏极、pmos管mp6的栅极、nmos管mn14的栅极相连；pmos管mp6的漏极与pmos管mp7的源极连接；pmos管mp6的源极、pmos管mp5的源极、以及电源电压(avdd)相连；nmos管mn14的漏极、nmos管mn15的漏极、pmos管mp7的漏极、以及延时信号(shclkb_delay)相连接；nmos管mn13的源极、nmos管mn14的源极、nmos管mn15的源极接地；nmos管mn15的栅极连接使能信号(pwrd)。

3.根据权利要求1所述的适用于高速高精度采样的栅压自举开关电路，其特征在于，所述改进型栅压自举开关结构时序模块包括：nmos管mn1-mn12、pmos管mp1-mp4、电容c1-c3、以及反向器(inv0)；

4.根据权利要求3所述的适用于高速高精度采样的栅压自举开关电路，其特征在于，所述改进型栅压自举开关结构时序模块分为三种工作模式：复位阶段，保持阶段和采样阶段。

5.根据权利要求4所述的适用于高速高精度采样的栅压自举开关电路，其特征在于，当所述改进型栅压自举开关结构时序模块的工作模式为复位阶段时，使能信号(pwrd)为高电平，输出信号(bstclk)和第二时钟信号(shclk)信号变化趋势一致，高速高精度采样的栅压自举开关电路不工作。

6.根据权利要求4所述的适用于高速高精度采样的栅压自举开关电路，其特征在于，当所述改进型栅压自举开关结构时序模块的工作模式为保持阶段时，第二时钟信号(shclk)为低电平，使能信号(pwrd)为低电平，电容c3上级板被充电至电源电压(avdd)，电容c3下级板被拉低至低电平，电容c3上储存的电压为电源电压(avdd)，输出信号(bstclk)的电压为电源电压(avdd)。

7.根据权利要求4所述的适用于高速高精度采样的栅压自举开关电路，其特征在于，当所述改进型栅压自举开关结构时序模块的工作模式为采样阶段时，第二时钟信号(shclk)为高电平，使能信号(pwrd)为低电平，电容c3下级板被充电至输入信号(vin)，电容c3上极板电压被拉高至vin+avdd，输出信号(bstclk)的电压为vin+avdd。

技术总结
本发明提供的适用于高速高精度采样的栅压自举开关电路，包括：两级反向器链以及改进型栅压自举开关结构时序模块；所述两级反向器链通过使能信号将输入第一时钟信号生成延时信号；所述改进型栅压自举开关结构时序模块在所述延时信号的延时下，通过正反馈的方式改变MOS管导通电阻，以及减小延时信号寄生电容的方式，改变信号的传递时间。在本发明中，通过将接输出节点的两个大尺寸开关管的栅端移走，降低了输出节点的寄生电容，提高了信号传输速度，同时在信号传输环路中引入正反馈通路，进一步加快了信号传输速度。

技术研发人员：刘术彬,金健安,常军,韩昊霖,梁鸿志,朱樟明
受保护的技术使用者：西安电子科技大学
技术研发日：
技术公布日：2024/1/15