一种高精度占空比可调的二倍频电路及应用

本发明属于cmos集成电路，具体涉及一种高精度占空比可调的二倍频电路及二次幂倍频电路。

背景技术：

1、在模拟集成电路技术领域，时钟模块的稳定性与精确度也将影响整体电路的性能，例如，在在模数转换器(analog digital converter,adc)技术领域，很多架构都需要精确控制的时钟信号，尤其是时间交织adc(time-interleaved adc,ti-adc)技术领域。

2、很多电路需要利用倍频技术来获得特定频率的时钟，而同一个电路往往具有不止一个时钟控制信号，要求避免出现时钟交叠问题，这时便需要多种占空比的时钟信号。在实现对时钟信号倍频的同时，完成对时钟信号占空比的调节，可以大幅提升信号处理的效率，简化电路设计过程。

3、在数字集成电路技术领域，占空比可调的倍频器有很大的应用价值，可以提升时钟信号的灵活度和可控性。数字电路中则常用d触发器和数字逻辑的延迟模块结合构成倍频器，其典型结构如图1所示，它由于d触发器的存在具有较大面积。

技术实现思路

1、针对以上问题，本发明提出了一种占空比可调的倍频电路，相对于使用d触发器实现的倍频器，本发明未使用d触发器，因此具有更小的面积和功耗。

2、本发明的技术方案如下：

3、一种高精度占空比可调的二倍频电路，其特征在于，包括延迟调整模块delay_cell和5个倍频逻辑单元fm_logic；其中，所述延迟调整模块delay_cell包括5列串联而成的偶数反相器序列，所述反相器的nmos具有相同的尺寸，所述反相器的pmos的尺寸选为nmos尺寸的2倍；每一列反相器序列设有输入端和输出端，延迟调整模块delay_cell的5个输出端分别接至5个所述倍频逻辑单元fm_logic的延迟接收端delay，待处理信号in输入端与所述延迟调整模块delay_cell的所有输入端和5个所述倍频逻辑单元fm_logic的输入端连接，利用延迟调整模块delay_cell中不同的偶数反相器序列的数目不同，5个倍频逻辑单元fm_logic的输出端out分别输出5个占空比不同的针对于输入信号in的二倍频信号。

4、优选的，所述延迟调整模块delay_cell的5列偶数反相器序列的反相器数目之比为1:2:3:4:5，输出5种占空比分别为：10％、20％、30％、40％、50％的二倍频信号。

5、优选的，所述延迟调整模块delay_cell内5列偶数反相器序列合并为一列串联而成的偶数反相器序列，该列偶数反相器序列的反相器数目与5列偶数反相器序列中最长偶数反相器序列的反相器数目一致，除最长偶数反相器序列以外，其余4列偶数反相器序列均是对该最长偶数反相器序列的部分复用。

6、所述倍频逻辑单元fm_logic包括：第一或非门nor1、第二或非门nor2、第一与门and1；其中，待测输入信号in接至所述第一或非门nor1的第一输入端和所述第一与门and1的第一输入端，所述倍频逻辑单元fm_logic的延迟接收端delay输入至所述第一或非门nor1的第二输入端和所述第一与门and1的第二输入端，所述第一或非门nor1的输出端、所述第一与门and1的输出端分别与所述第二或非门nor2的第一输入端、第二输入端相连接，所述第二或非门nor2的输出端作为所述倍频逻辑单元fm_logic的二倍频信号输出端。

7、本发明进一步提供一种高精度占空比可调的二次幂倍频电路，其特征在于，将n个上述二倍频电路进行串联连接，具体为将一个二倍频电路的第五倍频逻辑单元fm_logic的输出端与下一个二倍频电路的的输入信号in端相连接。

8、本发明的技术效果在于：采用本发明输入一高频方波信号in，可对其进行二倍频和占空比调整，如所述延迟调整模块delay_cell内部5列偶数反相器序列的反相器数目之比为1:2:3:4:5，则输出5种占空比分别为：10％、20％、30％、40％、50％的二倍频信号；进一步地，再通过微调所述延迟调整模块delay_cell内部偶数反相器序列的数目，更精确地调整输出信号的占空比，也可以同时获得更多种不同的占空比的二倍频输出；进一步地，通过本发明二倍频电路进行串联，可以得到四倍频、八倍频等二的幂次倍频的不同占空比输出。

技术特征：

1.一种高精度占空比可调的二倍频电路，其特征在于，包括延迟调整模块delay_cell和5个倍频逻辑单元fm_logic；其中，所述延迟调整模块delay_cell包括5列串联而成的偶数反相器序列，所述反相器的nmos具有相同的尺寸，所述反相器的pmos的尺寸选为nmos尺寸的2倍；每一列反相器序列设有输入端和输出端，延迟调整模块delay_cell的5个输出端分别接至5个所述倍频逻辑单元fm_logic的延迟接收端delay，待处理信号in输入端与所述延迟调整模块delay_cell的所有输入端和5个所述倍频逻辑单元fm_logic的输入端连接，利用延迟调整模块delay_cell中不同的偶数反相器序列的数目不同，5个倍频逻辑单元fm_logic的输出端out分别输出5个占空比不同的针对于输入信号in的二倍频信号。

2.如权利要求1所述的高精度占空比可调的二倍频器，其特征在于，所述倍频逻辑单元包括第一或非门nor1、第二或非门nor2和第一与门and1，其中，待测输入信号in输入端接至所述第一或非门nor1的第一输入端和所述第一与门and1的第一输入端，所述倍频逻辑单元的延迟接收端连至所述第一或非门nor1的第二输入端和所述第一与门and1的第二输入端，所述第一或非门nor1的输出端、所述第一与门and1的输出端分别与所述第二或非门nor2的第一输入端、第二输入端相连接，所述第二或非门nor2的输出端作为所述倍频逻辑单元的二倍频信号输出端。

3.如权利要求1所述的高精度占空比可调的二倍频器，其特征在于，所述延迟调整模块delay_cell内5列偶数反相器序列的反相器数目之比为1:2:3:4:5，输出5种占空比分别为：10％、20％、30％、40％、50％。

4.如权利要求1所述的高精度占空比可调的二倍频器，其特征在于，所述延迟调整模块delay_cell内5列偶数反相器序列中包括一列偶数反相器序列与占空比为50％输出相对应，其他4列偶数反相器序列的反相器数目与该列偶数反相器序列的反相器数目依次递减2个反相器，则输出5种占空比分别为：49.5％、49.1％、48.7％、48.3％、50％。

5.如权利要求1所述的高精度占空比可调的二倍频器，其特征在于，所述延迟调整模块delay_cell内5列偶数反相器序列合并为一列偶数反相器序列，该列偶数反相器序列的反相器数目与5列偶数反相器序列中最长偶数反相器序列的反相器数目一致，除最长偶数反相器序列以外，其余4列偶数反相器序列均是对该最长偶数反相器序列的部分复用。

6.一种高精度占空比可调的二次幂倍频电路，其特征在于，包括n个串联连接的如权利要求1所述的二倍频电路，其中一个二倍频电路的第五倍频逻辑单元的输出端与下一个二倍频电路的输入信号in端相连接。

7.如权利要求6所述的高精度占空比可调的二次幂倍频电路，其特征在于，包括2个串联连接的二倍频电路freq_2_multiplier1、freq_2_multiplier2，其中freq_2_multiplier1的第五输出端对应的偶数反相器序列的反相器数目和freq_2_multiplier2的第五输出端对应的偶数反相器序列的反相器数目比为2:1，且freq_2_multiplier2中延迟调整模块delay_cell的5列偶数反相器序列的反相器数目之比为1:2:3:4:5。

8.如权利要求6所述的高精度占空比可调的二次幂倍频电路，其特征在于，包括4个串联连接的二倍频电路freq_2_multiplier1、freq_2_multiplier2、freq_2_multiplier3和freq_2_multiplier4，上述freq_2_multiplier1、freq_2_multiplier2、freq_2_multiplier3和freq_2_multiplier4中延迟调整模块delay_cell内5列偶数反相器序列的总的反相器数目满足8:4:2:1，且freq_2_multiplier4中延迟调整模块delay_cell的5列偶数反相器序列的反相器数目之比为1:2:3:4:5。

技术总结
本发明公开一种高精度占空比可调的二倍频电路及应用，属于CMOS集成电路技术领域。本发明二倍频电路进行二倍频和占空比调整，输入一高频方波信号IN，二倍频电路可以输出5种占空比分别为：10％、20％、30％、40％、50％的二倍频信号；进一步地将高精度占空比可调的二倍频器进行串联，可以得到四倍频、八倍频等二的幂次倍频的不同占空比输出。本发明未使用D触发器，因此具有更小的面积和功耗。

技术研发人员：蔡一茂,项文灏,王宗巍,王宇飞,胡伟
受保护的技术使用者：北京大学
技术研发日：
技术公布日：2024/8/15