半导体装置的制作方法

文档序号:41662564发布日期:2025-04-18 15:55阅读:3来源:国知局
半导体装置的制作方法

本揭露是关于一种半导体装置,特别是关于一种包含金属-绝缘体-金属电容器的半导体装置。


背景技术:

1、半导体装置被用于各种电子应用中,例如个人计算机、手机、数字相机及其他电子产品。半导体装置一般是通过连续地沉积绝缘层或介电层、导电层及半导体层的材料在半导体基材上,并利用微影来图案化各种材料层以形成电路组件及元件于其上而制成。

2、半导体产业通过持续缩减特征尺寸而使更多组件整合在特定区域中,以持续优化各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度。然而,随着最小特征尺寸的缩减,会产生额外的问题且须被解决。

3、一种类型的电容器为金属-绝缘体-金属(metal-insulator-metal,mim)电容器,其是用于混合信号装置及逻辑装置中,例如内埋记忆体及射频装置。金属-绝缘体-金属电容器是用来储存电荷在各种半导体装置中。然而,仍具有许多关于金属-绝缘体-金属电容器的挑战。


技术实现思路

1、本揭露的一态样是提供一种半导体装置。半导体装置包含:基材;在基材上的晶体管,其中晶体管包含源极、漏极及栅极;多层内连接结构,其中多层内连接结构配置以提供源极、漏极及栅极电性连接,且多层内连接结构具有多个内连接层;以及在该多层内连接结构中的金属-绝缘体-金属电容器,其中金属-绝缘体-金属电容器包含第一电极、高k间隙壁及第二电极,高k间隙壁具有第一垂直延伸侧壁及第二垂直延伸侧壁,第一垂直延伸侧壁与第一电极具有垂直延伸界面,且第二垂直延伸侧壁与第二电极具有垂直延伸界面。

2、本揭露的另一态样是提供一种半导体装置,其包含:在基材上的晶体管,其中晶体管包含源极、漏极及栅极;在基材上的多层内连接结构,其中多层内连接结构配置以提供源极、漏极及栅极电性连接,且多层内连接结构具有多个内连接层;在多层内连接结构中的金属-绝缘体-金属电容器,其中金属-绝缘体-金属电容器包含第一电极、高k间隙壁及第二电极,且第一电极、高k间隙壁及第二电极皆形成在多层内连接结构的相同层中;连接第一电极的第一导电特征;以及连接第二电极的第二导电特征。

3、本揭露的再一态样是提供一种半导体装置。半导体装置包含:多层内连接结构,其中多层内连接结构具有第一金属间介电层及第二金属间介电层;在第一金属间介电层中的金属-绝缘体-金属电容器,其中金属-绝缘体-金属电容器包含:绝缘层,具有第一垂直延伸侧壁及第二垂直延伸侧壁;第一电容电极,邻接绝缘层的第一垂直延伸侧壁;以及第二电容电极,邻接绝缘层的第二垂直延伸侧壁,其中绝缘层位于第一电容电极与第二电容电极之间,且第一电容电极与绝缘层的界面及第二电容电极与绝缘层的界面的每一者在垂直方向上延伸;位于多层内连接结构中的第一导电特征,其中第一导电特征连接第一电容电极;以及位于该多层内连接结构中的第二导电特征,其中第二导电特征连接第二电容电极。



技术特征:

1.一种半导体装置,其特征在于,包含:

2.如权利要求1所述的半导体装置,其特征在于,还包含:

3.如权利要求1所述的半导体装置,其特征在于,还包含:

4.一种半导体装置,其特征在于,包含:

5.如权利要求4所述的半导体装置,其特征在于,其中该高k间隙壁具有一第一垂直延伸侧壁及一第二垂直延伸侧壁,该第一垂直延伸侧壁与该第一电极具有一垂直延伸界面,且该第二垂直延伸侧壁与该第二电极具有一垂直延伸界面。

6.如权利要求4或5所述的半导体装置,其特征在于,其中该第二电极具有一单梳状外型,该单梳状外型具有一主体部分及多个齿状部分,且所述多个齿状部分由该主体部分在该主体部分的一侧上平行地向外延伸。

7.如权利要求4或5所述的半导体装置,其特征在于,其中该第二电极具有一双梳状外型,该双梳状外型具有一主体部分及多个齿状部分,且所述多个齿状部分由该主体部分在该主体部分的两侧上平行地向外延伸。

8.如权利要求4或5所述的半导体装置,其特征在于,其中该第二电极具有一螺旋状外型。

9.一种半导体装置,其特征在于,包含:

10.如权利要求9所述的半导体装置,其特征在于,其中该第二电容电极具有一单梳状外型、一双梳状外型或一螺旋状外型。


技术总结
揭露一种半导体装置。半导体装置包含:基材;在基材上的晶体管,其中晶体管包含源极、漏极及栅极;多层内连接结构,其中多层内连接结构配置以提供源极、漏极及栅极电性连接,且多层内连接结构具有多个内连接层;以及在该多层内连接结构中的金属‑绝缘体‑金属电容器,其中金属‑绝缘体‑金属电容器包含第一电极、高K间隙壁及第二电极,高K间隙壁具有第一垂直延伸侧壁及第二垂直延伸侧壁,第一垂直延伸侧壁与第一电极具有垂直延伸界面,且第二垂直延伸侧壁与第二电极具有垂直延伸界面。

技术研发人员:郑凯義,王仁磐
受保护的技术使用者:台湾积体电路制造股份有限公司
技术研发日:20240614
技术公布日:2025/4/17
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