兼用脉冲相加和脉冲相减的数字调制方法和装置的制作方法

专利名称：兼用脉冲相加和脉冲相减的数字调制方法和装置的制作方法
技术领域：
本发明涉及射频发射机的调制器，特别涉及兼用脉冲相加和脉冲相减的数字调制方法和装置。
利用锁相环(PLL)产生出其高频载波信号频率被一个低得多频率的输入基准信号所同步的常规调频发射机，在本领域内是熟知的。PLL的固有特性是环路中的一种低通滤波器特性，它允许环路跟踪输入基准信号频率的长期间缓慢变化，但不能跟踪输入基准信号中诸如抖动这样的高频变化。从对PLL的输出一侧也即压控振荡器(VCO)一侧进行调制的观点来看，环路特性允许对输出进行高频调制，例如从话音进行调制，但不能以低频或直流进行调制，诸如去传输不对称数据或使载波频率作恒定的偏移。为了同时进行高频和低频调制，常规发射机应用了一种双端口技术，它将一个调制信号同时加给PLL、VCO和加给一个对输入基准信号进行调制的基准调制器。
通常的基准调制器应用了一种脉冲相加技术来提供高输入的基准频率，并应用了一种脉冲相减技术来降低输入的基准频率。由于所需的调制量是载波频率值的一小部分，所以脉冲相加或脉冲相减的频率是非常低的，例如60Hz。非常低的脉冲频率产生很低频率的假信号，该假信号必须被PLL的低通滤波器滤除，以防止它对载波进行调制。就PLL的低通滤波器来说，对非常低频率的假信号给出足够衰减需要有极低的截止频率，例如5Hz。可是，5Hz的PLL低通滤波器会有太长的PLL锁定时间，它;不能满足频率速变的发射机的需要。所谓频率速变发射机，就是根据需要能迅速转换到不同的预定频率上的发射机。
为了克服过长的锁定时间问题，常规发射机制造厂家应用两个PLL来构制发射机，一个PLL具有非常低的截止频率，以滤除非常低频率的假信号，另一个PLL具有适中的截止频率，以便当改变到一个新的频率时提供出足够快的锁定时间。虽然这种双PLL方案解决了锁定时间问题，可提供出直流和低频调制能力;但是，该方案成本昂贵，因为它使PLL的数量及其占用的空间增大了一倍。
因此，需要有一种方法能在调频发射机中提供出直流和低频调制，它不会有过长的PLL锁定时间，且不需要用两个高成本的PLL。
本发明的一个方面包括这样一种方法，对于包含有数字PLL的一个系统中的基准信号频率，能产生出一个相对于该频率有预定频偏的输出信号，而该数字PLL是与用以产生该输出信号的基准信号相耦合的。该方法包括这样的步骤，给基准信号添加上以第一重复频率出现的脉冲，并从基准信号中减去以第二重复频率出现的脉冲。
本发明的另一个方面包括这样一种装置，相对于包含有数字PLL的一个系统中的基准信号频率，能产生出一个具有预定频偏的输出信号，而该数字PLL耦合该基准信号，该基准信号用以产生该输出信号。该装置包括一个与基准信号相耦合的脉冲加法器，用以给基准信号添加上以第一重复速率出现的脉冲，还包括一个脉冲减法器，耦合基准信号，用以从基准信号中减去以第二重复速率出现的脉冲。
本发明的再一个方面包括一个具有频率合成器以产生一个输出信号的无线通信发射机，该输出信号相对于频率合成器中的基准信号频率有一个预定的频偏，而频率合成器包含有一个与该基准信号相耦合、用以产生该输出信号的数字PLL。该频率合成器包含有一个与基准信号相耦合的脉冲加法器，用以给基准信号添加上以第一重复速率出现的脉冲，并包含有一个与基准信号相耦合的脉冲减法器，用以从其准信号中减去以第二重复速率出现的脉冲。


图1是具有常规的低速基准调制器的调频发射机所采用的一个常规频率合成器的电路框图。
图2是按照本发明的最佳实施例，具有高速差动基准调制器的调频发射机所采用的一个频率合成器的电路框图。
图3是按照本发明的最佳实施例在高速差动基准调制器中使用的一个脉冲同步电路的框图。
图4是按照本发明的最佳实施例示明脉冲同步电路中所使用的脉冲加法器电路运行的定时图。
图5是按照本发明的最佳实施例示明脉冲同步电路中所使用的脉冲减法器电路运行的定时图。
图6是按照本发明的最佳实施例示明满足所需频率和初始相位偏置约束条件的脉冲相减和脉冲相加信号的定时图。
图7是按照本发明的最佳实施例的一个高速差动基准调制器的电路框图。
图8是按照本发明的最佳实施例的一个高速差动基准调制器的通电初始化例行程序流程图。
图9按照本发明的最佳实施例的高速差动基准调制器接收到一个数据符号后的运行流程图。
参看图1，这是一个常规的频率合成器100的电路框图，它具有调频发射机中常规的低速率基准调制器104。图中包含有一个基准频率发生器102，它产生一个适当的高频率(例如14.4MHz)的输出信号。基准频率发生器102的输出信号传送给低速率基准调制器104，由数据输入103接收到的数据符号来调制该输出信号。由于在频率合成器100的输出端124处需要高载波频率(例如921.6MHz)，所以将一个包含有倍频电路的第二PLL108连接到基准调制器104上。(在讨论第二PLL108之后，再讨论连接在低速基准调制器104和第二PLL108之间的第一PLL106的必要性)。
第二PLL108包含有一个鉴于器110，它耦合低速基准调制器104的输出信号上和一个分频器122，分频器122由频率合成器100输出端124处的载频信号来驱动。鉴相器110产生一个误差信号，该误差信号经由低通滤波器116传送到压控振荡器(VCO)118，使在输出端124处产生载频信号。第二PLL108是这样工作的，它使输出124处的载频跟踪低速率基准调制器104的输出信号频率，使其等于该频率的一定倍数，该倍数即是分频器122的分频系数值，例如64倍。在一个频率速变的发射机中，该分频系数可以调整，借以调节载波频率。对于例如14.4MHz的基准频率和64的分频系数，输出124处的载频将为921.6MHz。
常规的低速基准调制器104是通过将脉冲添加到基准频率发生器102的输出信号中来提高频率合成器100输出端124和的载频的。或者，常规的低速基准调制器104是从基准频率发生器102的输出信号中减去脉冲来降低频率合成器100输出端124处的载频的。与本发明不同，这些常规的基准调制器不能兼用脉冲相加和脉冲相减。在Chapman的美国专利US.4471328中，阐述了进行脉冲相加和相减的常规的电路和技术，该美国专利转让给本发明的受让人，并且在此作为参考文献。
一般说来，需要由常规的低速基准调制器104作出的频率增加或减少其数值是很小的，例如载频正偏移4000Hz。因此，要求非常低的脉冲相加或脉冲相减频率。依照前面的例子，由于由PLL108提供倍频，4000Hz的载频正偏移只需要低速率基准调制器104给出62.5Hz的脉冲相加频率。
如果62.5Hz脉冲相加频率的诸信号都不衰减地到达VCO118处，则62.5Hz的脉冲相加频率不只是在频率合成器110输出端124处产生所需的载频偏移，而且会产生载频的寄生62.5Hz调制。相对于14.4MHz其准频率信号的增益而言，最好在62.5Hz处衰减至少50dB。
通过设计低通滤波器116使环路固有转折(corner)频率极低，约5Hz，就有可能设计出在62.5Hz处产生50dB最佳衰减的PLL108。可是，正如上面背景部分中简述的那样，5Hz的环路固有转折频率会造成455ms的锁定时间，这大约10倍于频率速变发射机的最佳锁定时间。
因此，通常的频率合成器100由两个PLL106、108来构成。设计第二PLL108的低通滤波器116，使其具有足够高的、例如50Hz的环路固有转折频率，以便当改变分频器122的分频系数使输出频率变化时能提供出足够快(45.5ms)的锁定时间。又设计第一PLL106，使其低通滤波器112的环路固有转折频率极低，例如5Hz。低通滤波器112极低的环路固有转折频率对非常低频率的脉冲相加或脉冲相减信号提供出了所需的衰减量。由于并不是改变分频器122的分频系数来调节输出频率，所以第一PLL106的长的锁定时间是无关紧要的。
虽然利用两个PLL已经能得到足够快的锁定时间以及脉冲相加和脉冲相减信号的充分衰减，但这一技术就元件成本和设置附加PLL的空间需求来看，还是费用大的。这就非常需要找到一种方法，谋求利用单个PLL来获得足够快的锁定时间以及脉冲相加和脉冲相减信号的充分衰减。
参看图2，这是根据本发明的最佳实施例，应用于具有高速差动基准调制器204的调频发射机中的一个频率合成器200的电路框图，它包含有一个产生出适当高频率例如14.4MHz输出信号的基准频率发生器202。基准频率发生器202的输出信号传送至高速差动基准调制器204的输入线203，由数据输入201上接收到的数据符号来调制基准频率发生器202的输出信号。由于在频率合成器200的输出端216上需要有高的载波频率，例如921.6MHz，所以将包含有倍频电路的PLL206通过高速差动基准调制器204的输出线205连接到高速差动基准调制器204上。
PLL206包含有一个鉴相器208，它连接到高速差动基准调制器204和分频器214上，分频器214由频率合成器200输出216处的载频信号来驱动。鉴相器208产生一个误差信号，该误差信号经由低通滤波器210传送到压控振荡器(VCO)212，以使在输出端216处产生载频信号。PLL206是这样工作的，它使输出端216处的载频跟踪高速差动基准调制器204的输出信号频率，使其频率等于该频率的一定倍数，该倍数即是分频器214的分频系数值，例如64倍。在一个频率速变的发射机中，该分频系数可以调整，借以调节载波频率。对于例如14.4MHz的基准频率和64的分频系数，输出端216处的载频将为921.6MHz。
虽然PLL206的结构与通常的PLL106(图1)相同，但低通滤波器210的环路固有转折频率远高于(例如10倍于)PLL106低通滤波器112(图1)的环路固有转折频率。高得多的环路固有转折频率提供出足够快的锁定时间，允许将PLL206单独用于频率速变的场合。
用于制作PLL206的元件最好如下鉴相器208部分MC145170分频器214部分MC145170VCO212TTD1732A基准频率发生器202KXN-109GA上述元件可从伊利诺斯州Schaumburg的莫托罗拉公司购得。
低通滤波器210是一个分立元件一阶滤波器，它包括一个连接在鉴相器208误差信号输出和VCO212频率控制输入之间的电阻，以及一个连接在VCO212频率控制输入端和电路接地点之间的电容。根据本发明的原理，也可以使用其它的元件和电路结构。
根据本发明，允许在PLL206中采用高得多的环路固有转折频率的频率合成器200的关键元件，即高速差动基准调制器204。与通常的低速基准调制器不同，高速差动基准调制器204并不应用低频(接近60Hz)的脉冲相加或相减，而是兼用适中频率(接近600Hz)的脉冲相加和相减。
在通常的频率合成器中，采用适中频率的脉冲相加或相减会在基准频率中产生太多的变化，导致对载频的过调制。在本发明的频率合成器200中，高速差动基准调制器204不是单独地依靠脉冲相加或脉冲相减来增大或减小基准频率，而是兼用脉冲相加和脉冲相减。由于脉冲相加和脉冲相减对基准频率的影响是相反的，所以兼用适中频率的脉冲相减对基准频率的影响是相反的，所以兼用适中频率的脉冲相加和脉冲相减可使基准频率中所产生的变化比单独应用脉冲相加或脉冲相减要小。这是因为，脉冲相加频率和脉冲相减频率之间的算术差决定了基准频率的变化量。
为了使基准频率增大一个△f值，高速差动基准调制器204在应用一个适中频率例如600Hz作脉冲相加的同时，还应用一个比脉冲相加的适中频率低一个△f值的频率作脉冲相减。又若为使其准频率减少一个△f值，高速差动基准调制器204在应用一个适中频率作脉冲相加的同时，还应用一个比脉冲相加的适中频率高一个△f值的频率作脉冲相减。
虽然高速差动基准调制器204的总的运行原理看起来相当简单，但为了高速差动基准调制器204的正确运行，必须说明一些运行细节。这些运行细节中首先是要选择脉冲相加和脉冲相减的频率。必须将两个频率中较低的一个选得足够高，以便被PLL206的低通滤波器210充分地衰减，例如衰减50dB。举例说，如果低通滤波器210在500Hz处产生50dB的衰减，那么脉冲相加和脉冲相减频率都必须大于500Hz。
如上所述，脉冲相加和脉冲相减频率之间的算术差等于基准频率的变化。例如，如果需要使基准频率增加50Hz，并且最小的脉冲相加或脉冲相减频率是500Hz，那么一组恰当的选择就是脉冲相减频率为500Hz，脉冲相加频率为550Hz。还存在着许多组其它数值的同样恰当选择，例如脉冲相减频率选630Hz，脉冲相加频率选680Hz;不过，即使将频率提高到比所需的最小值高得多些，以求低通滤波器210给出充分的衰减，但几乎没有什么好处。
运行细节中影响脉冲相加和脉冲相减频率之选择的其次一个稍复杂的因素在于，必须防止脉冲相加与脉冲相减同时出现，否则会产生不确定的结果。保证脉冲相加和脉冲相减不同时出现的一种方法是选择相加和相减的频率，使两个频率之间的相对相位周期性地重复，这将在下面进行说明。另外，必须使包含有脉冲相加和脉冲相减频率的各信号之间有初始相位偏置，以使得每一脉冲相加出现的时间不同于每一脉冲相减出现的时间。
假设脉冲相加信号具有频率FA的周期性波形，脉冲相减信号具有频率FS的周期性波形，那么每个FS周期内两个波形之间的相位交越度数是
△θ/周期＝360× (FA-FS)/(FS) ＝×( (FA)/(FS) -1)为了保证周期性的相位重复，360度必须是△θ/周期的整数倍△θ/周期＝ 360/(n) ，n＝整数用FA和FS来表示，360×( (FA)/(FS) -1)＝ 360/(n) ，或(FA)/(FS) ＝ 1/(n) +1(约束条件1)对于给定的所需基准频率正偏移△f，有FA-FS＝△f(约束条件2)结合约束条件1和约束条件2，对于正偏移有FS＝n×△f，FA＝(n+1)×△f对于给定的所需基准频率负偏移△f，有FS-FA＝△f(约束条件3)结合约束条件1和约束条件3，对于负偏移有
FS＝(n+1)×△f，FA＝n×△f最后，为了使包含有脉冲相加和脉冲相减频率的各信号之间有初始相位偏置，以使得每一脉冲相加离每一脉冲相减出现得尽可能远，则对于在信号的正边缘或负边缘(但不兼在两边缘)上相加或相减脉冲的调制器来说，偏置值必须为λ＝ (△θ/周期)/2 ＝ 180/(n) 度，而对于50%占空比信号兼在正边缘和负边缘两者上相加或相减脉冲的调制器来说，偏置值必须为λ＝ (△θ/周期)/4 ＝ 90/(n) 度，(约束条件4)以下是对于一个实例发射机的基于以上约束条件的计算。
假设载频＝930MHz所需的载波频偏＝+4KHz基准频率＝14.4MHz50dB衰减的频率合成器环路固有转折频率＝500Hz调制器在50%占空比信号的正、负边缘上加、减脉冲。
计算基准频率偏移△f＝4KHz× (14.4MHz)/(930MHz) ＝62Hz。
FS＝n×△f≤500Hz;∴n(最小)＝9。
FS＝558Hz;FA＝620Hz。
初始相位偏置λ＝ 90/(n) ＝ 90/9 ＝10度。
对高速率差动基准调制器204内脉冲同步电路脉冲相减端口上加入的558Hz周期性脉冲序列，以及脉冲相加端口上加入的620Hz周期性脉冲序列，两者的初始相位偏置现为10度，它们将使本实例发射机的载步增大4.00KHz，而对频带外脉冲则至少衰减50dB。
参看图3，这是根据本发明的最佳实施例，在高速差动基准调制器204中使用的一个脉冲同步电路300的框图，它包含有脉冲相减电路302和脉冲相加电路304。脉冲同步电路300接收一个来自连接于输入线203上的、基准频率发生器202(图2)给出的输入信号。脉冲同步电路300在输出线205上提供出已调制的基准信号。两条控制线，即一条脉冲相减线201和一条脉冲相加线303，连接到微处理器702(图7)上，以便如下面所详细地去控制脉冲同步电路300。
首先，说明脉冲相减电路302的元件和连接。输入线203作为高速差动基准调制器204的相减器输入，连接到第一反相器308的输入306和与非门340的第一输入338。脉冲相减线301连接到第一D触发器314的D输入316。第一反相器308的输出310连接到第一D触发器314的时钟输入312和第二D触发器324的时钟输入322。第一D触发器314的Q输出318连接到第二D触发器324的D输入326，而第一D触发器314的Q输出320连接到第一节点345。第一节点345连接到第一异或门332的第一输入334。第二D触发器324的Q输出328连接到第一异或门332的第二输入330。第二D触发器324的Q输出不被使用。第一电阻346连接在第一节点345和第二节点347之间。第一电容348连接第二节点347和电路接地点之间。第二节点347还连接到第二反相器352的输入端350，反相器352的输出端354连接到第三反相器358的输入端356。第三反相器358的输出端360连接到第二异或门364的第一输入端362。第一异或门332的输出端336连接到与非门340的第二输入端342，与非门340的输出端344连接到第二异或门364的第二输入端366。第二异或门364的输出端368作为脉冲相减电路302的相减器输出端，它连接到脉冲相加电路304的相加器输入线369。
然后，说明脉冲相加电路304的元件和连接。相加器输入线369连接到第三节点373，并连接到第三异或门386的第一输入端382。第二电阻370连接在第三节点373和第四节点371之间。第二电容372连接在第四节点371和电路接地点之间。第四节点371还连接到第三D触发器376的时钟输入端374。脉冲相加线303连接到第三D触发器376的D输入端378。第三D触发器376的Q输出端380连接到第三异或门386的第二输入端384。第三D触发器376的Q输出端不被使用。第三异或门386的输出端388作为脉冲相加电路304的相加器输出端，并实际上作为高速差动基准调制器204(图2)的输出，因而它连接到高速差动基准调制器204的输出线205。
对于基准频率发生器202(图2)来的输入信号，它通过脉冲同步电路300时的信号通路是这样的，从输入线203进来，经过与非门340、第二异或门364和第三异或门386，到达输出线205。在静止状态下，当脉冲相减线301和脉冲相加线303都处于低逻辑电平时，所有D触发器314、324、376都复位(Q低，Q高)。而第一异或门332的输出336是高电平，它开通经过与非门340的信号通路，由与非门340将输入信号反相。第二异或门364的第一输入362是高电平，因而使第二异或门364将输入信号再反相，恢复为原来的相位。第三异或门386的第二输入384是低电平，因而允许第三异或门386不反相地通过输入信号。这样，在静止状态下，出现在输出线205上的输出信号与到达输入线203上的输入信号完全一样。
参看图4，这是根据本发明的最佳实施例，示明在脉冲同步电路300(图3)中使用的脉冲相加电路304运行的定时图，它有助于说明当脉冲相加线303从低电平变到高电平、然后返回低电平时，脉冲相加电路304的运行情况。需要指出，在以下的讨论中，所有300-系列的标号表示图3上的部件，而所有400-系列的标号表示图4上的部件。
图4表示相加器输入线369上的相加器输入信号402、脉冲相加线303上的脉冲相加信号404和输出线205上的相加器输出信号406(图2、图3)，它们的幅度(纵轴上)与时间(横轴上)的关系曲线。加法器输入信号402包含有一个频率适当高，例如14.4MHz，并基本上为方波信号。在图4中，最初的脉冲相加信号404是低电平。在这一状态下，加法器输出信号406与加法器输入信号402完全一样，并且同相位。
脉冲相加信号404在时刻412转换为高电平，给第三D触发器376的D输入端378提供一个高电平。但在加法器输入信号402于时刻408从低电平转换为高电平之前，并不发生什么重要变化。该电平转换经第二电阻370传送出去，对第二电容372充电。第二电阻端370和第二电容372相互配合，使第三D触发器376的时钟输入端374转换为高电平的时刻出现延时。第二电阻370和第二电容372的值最好能使它们产生的延时基本上等于相加器输入信号402周期的四分之一。例如，对于14.4MHz的相加器输入信号402，第二电阻370和第二电容372的值分别为100Ω和62pF是最佳的。
当转换成的高电平传送到第三D触发器376的时钟输入端374是输入Q输出端380变为高电平，由此使第三异或门386开始对加法器输入信号402进行反相。这一作用使加法器输出信号406在时刻418返回低电平。此后，只要脉冲相加信号404保持高电平，第三异或门386将反相地持续跟踪加法器输入信号402。
脉冲相加信号404在时刻414返回低电平，给第三D触发器376的D输入端378提供一个低电平。但在加法器输入信号402于时刻410从低电平转换为高电平之前，并不发生什么重要变化。如前面一样，该电平转换经过第二电阻370对第二电容372的充电而延时传送。
当加法器输入信号402的转换成高电平传送到第三D触发器376的时钟输入端374时，Q输出端380变为低电平，由此使第三异或门386停止对加法器输入信号402进行反相。这一作用使加法器输出信号406在时刻420返回高电平。此后，只要脉冲加法信号404保持低电平，第三异或门386将同相地持续跟踪加法器输入信号402。
如果对加法器输出信号406状态变更开始处虚线424和状态变更结束处虚线428之间出现的脉冲进行计数，会发现在加法器输入402中有6个脉冲，在加法器输出406中有7个脉冲。因此，脉冲相加信号404每作一次完整的低-高-低电平转换，与不作一次低-高-低电平转换相比较，所得的效果是使加法器输出信号406各得到一个脉冲。换句话说，脉冲加法信号404的每次电平转换(低-高或高-低)会给加法器输出信号406增加半个脉冲。
参看图5，这是根据本发明的最佳实施例，示明在脉冲同步电路300(图3)中使用的脉冲减法电路302运行的定时图，它有助于说明当脉冲相减线301从低电平变到高电平、然后返回低电平时，脉冲相减电路302的运行情况。需要指出，在以下的讨论中，所有300-系列的标号表示图3上的部件，而所有500-系列的标号表示图5上的部件。
图5表示减法器输入线203上的减法器输入信号502、脉冲相减线301上的脉冲相减信号504和第二异或门364输出端368上的减法器输出信号506(图2、图3)，它们的幅度(纵轴上)与时间(横轴上)的关系曲线。减法器输入信号502包含有一个频率适应高，例如14.4MHz，并基本上为方波的信号。厅图5中，最初的脉冲减法信号504是低电平。在这一状态下，减法器输出信号506与减法器输入信号502完全一样，并且同相位。
脉冲相减信号504于时刻512转换为高电平，给第一D触发器314的D输入端316提供一个高电平。但在减法器输入信号502于时刻508从高电平转换为低电平之前，并不发什么重要变化。该电平转换经过第一反相器308传送，并作为第一D触发器314的时钟输入端312，使Q输出端318变为高电平，Q输出320变为低电平。第二D触发器324在其时钟输入端322上也接收到一个高电平转换，但仍保持复位状态(Q低、Q高);这是因为，在时钟输入端322向高电平转换时，D输入端326上的信号为低电平。由于第一异或门332的两个输入端330、334现在都是低电平，所以输出336变为低电平，因此不论与非门340第一输入338上的减法器输入信号502状态如何，总能强使与非门340的输出端344为高电平。
Q输出端320从高电平到低电平的转换经过第一电阻346使第一电容348放电来传送。第一电阻346和第一电容348相互配合，使第二异或门364第一输入端362上转换为低电平的时刻出现延时。第一电阻346和第一电容348的值最好能使它们产生的延时基本上等于减法器输入信号502周期的四分之一。例如，对于14.4MHz的减法器输入信号502，第一电阻346和第一电容348的值分别为220Ω和62pF是最佳的。
当Q输出端320的转换成低电平传送到第二异或门364的第一输入362时，输出368上的减法器输出信号506在时刻516变为高电平。当减法器输入信号502在时刻530作下一次的从高电平到低电平转换时，第二D触发器324置位，因而Q输出328变为高电平。第一异或门332第二输入端330上的这一信号连同第一输入端334上存在的低电平信号一起使输出端336为高电平，这就再使与非门340允许减法器输入信号502通过。由于第二异或门364的第一输入端362为低电平状态，所以与减法器输入信号502相比照，减法器输出信号506现在被反相。只要脉冲相减信号504保持高电平，脉冲减法电路302将反相地持续跟踪减法器输入信号。
脉冲相减信号504于时刻514返回低电平，给第一D触发器314的D输入端316提供一个低电平。在减法器输入信号502于时刻510从高电平转换为低电平之前，并不发生什么重要变化。该电平转换经过第一反相器308传送，并作为第一D触发器314的时钟输入端312，使Q输出端318变为低电平，Q输出端320变为高电平。第二D触发器324在其时钟输入322上也接收到一个高电平转换，但仍保持置位状态(Q高、Q低);这是因为，在时钟输入端322向高电平转换时，D输入端326上的信号为高电平。由于第一异或门332的两个输入330、334现在都是高电平，所以输出端336变为低电平，因此不论与非门340第一输入338上的减法器输入信号502状态如何，总能强使与非门340的输出344为高电平。
Q输出320从低电平到高电平的转换经过第一电阻346对第一电容348的充电来传送。如前面一样，第一电阻346和第一电容348相互配合，使第二异或门364的第一输入使362上转换为高电平的时刻出现延时。
当Q输出320的转换成高电平传送到第二异或门364的第一输入端362时，输出端368上的相器法输出信号506在时刻520变为低电平。当减法器输入信号502在时刻532作下一次的从高电平到低电平转换时，第二D触发器324复位，因而Q输出端328变为低电平。第一异或门332第二输入端330上的这一信号连同第一输入端334上存在的高电平信号一起使输出端336为高电平，这就再使与非门340允许减法器输入信号502通过。由于第二异或门364的第一输入362为高电平状态，所以减法器输出信号506现在返回到与减法器输入信号502同相位。只要脉冲减法信号504保持低电平，脉冲减法电路302将同相地持续跟踪减法器输入信号。
如果对减法器输出信号506状态变更开始处虚线524和状态变更结束处虚线528之间出现的脉冲进行计数，会发现在减法器输入出502中有7个脉冲、在减法器输出端506有6个脉冲。因此，脉冲相减信号504每作一次完整的低-高-低电平转换，与不作一次低-高-低电平转换相比较，所得的效果是使减法器输出信号506减少一个脉冲。换句话说，脉冲减法信号504的每次电平转换(低-高或高-低)会从相减器输出信号506中减去半个脉冲。
为使脉冲同步电路300正确地运行，有两个附加条件是可取的。第一个条件是脉冲相加信号404(图4)或脉冲相减信号504(图5)的每次电平转换持续时间必须足够长，以使脉冲同步电路300能根据电平转换完成脉冲加法或脉冲相减。脉冲相加所需的电平转换最小持续时间是加法器输入信号402(图4)周期的1.5倍，而脉冲相减所需的电平转换最小持续时间是减法器输入信号502(图5)周期的2.5倍。满足此类最小持续时间的要求一般不成问题，这是因为，脉冲相加和脉冲相减信号404、504的频率通常约为500Hz，而加法器和减法器输入402、502的频率通常约为14.4MHz。
有助于脉冲同步电路300正确地运行的第二个条件是脉冲相加和脉冲相减不能同时出现。就是说，脉冲相加和脉冲相减信号404、504的频率和初始相位偏置必须这样选择，使它们能满足前面所指出的周期性相位重复和相位偏置的约束。
参看图6，这是按照本发明的最佳实施例示明能满足所需频率和初始相位偏置约束的脉冲相减信号602和脉冲相加信号606的定时图。水平刻度608表明脉冲相加信号606的相位与时间关系。脉冲相加信号606的频率高于脉冲相减信号602的频率，对于脉冲相减信号602的每一个周期，脉冲相加信号606经历一个周期又附加120度相位。脉冲相减信号602和脉冲相加信号606之间历经的相对相位值是360度的一个整数除数(N＝3)，因此，如虚线604、610所示，脉冲相减信号602每三个周期出现周期性的相位重复。
矩形616表示由脉冲同步电路300根据脉冲相减信号602和脉冲相加信号606对一个例如14.4MHz的高频基准信号进行调制后的包络波形。符号+，例如号数612，是表示脉冲同步电路300给基准信号增加半个脉冲的时刻;而符号-，例如号数614，是表示脉冲同步电路300从基准信号中减去半个脉冲的时刻。需要指出，从图6上可以确认，根据本发明和上面说明的约束，必须防止脉冲相加和脉冲相减在同一时刻出现。
对于脉冲相减和脉冲相加信号602和606的低-高电平转换和高-低电平转换，脉冲同步电路300(图3)都作出响应。因此，使脉冲相减和脉冲相加信号602和606之间存在90/3＝30度的初始相位置偏置。这一初始相位偏置也由脉冲相减和脉冲相加信号602和606之间周期性相位重复点上所画出的虚线604、610来示明。
构成脉冲同步电路300的元件最好如下
反相器308、352、358MC74HC04D触发器314、324、376MC74HC74异或门332、364、386MC74HC86与非门340MC74HC00上述元件可从伊利诺斯州Schaumburg的莫托罗拉公司购得。按照本发明，也可以使用其它的元件和电路结构。
参看图7，这是按照本发明的最佳实施例，一个高速差动基准调制器204的电路框图，它包含有一个与脉冲同步电路300相连接的微处理器702，例如MC68HC11系列的一个微处理器，这可以从伊利诺斯州Schaumberg的莫托罗拉公司购得。依据上面说明的对数据输入端201上接收到的数据信号作出响应中的约束，微处理器702通过脉冲相减线301和脉冲相加线303来控制脉冲同步电路300。微处理器702与一个用来暂存运行期间计算值的通常的随机存取存储器(RAM)704相连接，并与一个包含有操作软件和系统常数的通常的只读存储器(ROM)706相连接。
ROM706还包含有预编程的系统参数707，例如载波频率、基准频率和所需频偏等。ROM706还包含了有一个最小频率选择单元708，用来确定与所需衰减特性相适应的最小脉冲频率。ROM706又包含有一个用来防止脉冲相加和脉冲相减在同一时刻出现的脉冲同时发生防止单元710。ROM706还包含有频率差计算单元712、整数除数计算单元716和初始相位偏置计算单元716，它们都用来保证高速差动基准调制器204正常运行中所需的约束得到满足。
参看图8，这是按照本发明的最佳实施例，一个高速差动基准调制器204(图7)通电初始化例行程序的流程图，它从通电步骤801开始。接着，微处理器702(图7)在步骤802访问ROM706(图7)，读出将应用于所接收的数据符号的预编程的载频值(FC)、基准频率值(FR)和所需的频偏(DEV)。为简单起见，在以下的讨论中，假设高速差动基准调制器204采用单一电平的FSK(移频键控)调制。对于每个附加电平的调制，计算和存储附加的参数，则也可以实现应用多电平FSK的另外的实施例。
然后，微处理器702(图7)在步骤804中计算PLL的倍频系(M)＝FC/FR。再后，微处理器702访问频率差计算单元712(图7)，在步骤806中计算净脉冲频率(△f)＝DEV/M。接着，微处理器702在步骤808中访问最小频率选择单元708(图7)内的一个数据表，以确定对应于FC的最小可滤波脉冲频率(MFPR)。再者，微处理器702在步骤810中访问整数除数计算单元714，以确定偏移比整数(N)＝INT((MFPR/△f)+0.9999999)，也即N等于比值(MFPR/△f)化整到其次一个较大的整数。
确定了N之后，微处理器702访问脉冲同时发生防止单元710，并在步骤812中计算正偏移脉冲相加频率(PPAR)＝(N+1)×△f。然后，微处理器702在步骤814中计算正偏移脉冲相减频率(PPSR)＝N×△f。作为正偏移参数的最后一项计算，微处理器702访问初始相位偏置计算单元716，并在步骤816中计算正偏移的初始相位偏置(PIPO)＝90×((PPAR/PPSR)-1)度。
此后，微处理器702(图7)必须计算与负偏移相关的参数。首先，微处理器702访问脉冲同时发生防止单元710(图7)，并在步骤820中计算负偏移脉冲相加频率(NPAR)＝N×△f。其次，微处理器702在步骤822中计算负偏移脉冲相减频率(NPSR)＝(N+1)×△f。作为负偏移参数的最后一项计算，微处理器702访问初始相位偏置计算单元716，并在步骤824中计算负偏移的初始相位偏置(NIPO)＝90×((NPAR/NPBR)-1)度。初始化的最后一个步骤是，微处理器702在步骤826中将所有的计算值存储在RAM704(图7)中，供以后应用。
参看图9，这是按照本发明的最佳实施例，一个高速差动基准调制器204接收到一个数据符号后运行的流程图，它从微处理器702(图7)在步骤902中接收一个数据符号开始。然后，微处理器702在步骤904中确定数据符号所需的载频偏移是正还是负。如果是正的，微处理器702在步骤906中访问RAM704(图7)，以检索正偏移脉冲相加频率(PPAR)、正偏移脉冲相减频率(PPSR)和正偏移初始相位偏置(PIPO)的值。而后，按照本发明，微处理器702在步骤910中将与检索到的值相应的脉冲相加和脉冲相减信号分别传送给脉冲相加线303(图3、图7)和脉冲相减线301(图3、图7)。当在步骤912接收到下一个数据符号时，微处理器702将流程返回到步骤904。
另外，如果微处理器702在步骤904中确认所需的偏移是负的，则微处理器702在步骤908中访问RAM(图7)，以检索负偏移脉冲相加频率(NPAR)、负偏移脉冲相减频率(NPSR)和负偏移初始相位偏置(NIPO)的值。然后，按照本发明，微处理器702在步骤910中将与检索到的值相应的脉冲相加和脉冲相减信号分别传送给脉冲相加线303(图3、图7)和脉冲相减线301(图3、图7)。当在步骤912接收到下一个数据符号时，微处理器702将流程返回到步骤904。
因此，本发明不存在过慢的PLL锁定时间和不需要两个昂贵的PLL，而可以在调频发射机中提供出直流调制和低频调制。本发明通过对基准信号兼进行脉冲相加和脉冲相减，可允许采用适中频率的脉冲，而不致使调频发射机过调制。适中频率的脉冲能够容易地被调频发射机中PLL机内的标准低通滤波器滤除，因而不需要极低的环路固有转折频率，并在载频改变时不会有过长的锁定时间。本发明比常规的直流和低频调频调制器能显著地节省成本。
权利要求
1.产生一种输出信号(616)的装置(204)，该输出信号(616)对于一个系统(200)中的基准信号(502)频率有预定的相对频偏，该系统(200)包含有一个与基准信号(502)相连接的数字锁相环(206)，该装置(204)其特征在于包括与基准信号(502)相耦合的脉冲相加装置(304)，用以给基准信号(502)添加上以第一重复频率出现的相加脉冲；与基准信号(502)相耦合的脉冲相减装置(302)，用以从基准信号(502)中又减去以第二重复频率出现的相减脉冲。
2.根据权利要求1的装置(204)，其特征在于，还包含有连接到脉冲相加装置(304)和脉冲相减装置(302)的第一处理装置(708)，用以选择比数字锁相环(206)频响特性所确定的频率为大的第一和第二重复频率。
3.根据权利要求1的装置(204)，其特征在于，还包括第二处理装置(710)，与脉冲相加装置(304)和脉冲相减装置(302)相连接，用以确定第一和第二重复频率的数值和相位，以防止同一时刻出现脉冲相加和脉冲相减。
4.根据权利要求1的装置(204)，其特征在于，还包含有第三处理装置(712)，与脉冲相加装置(304)和脉冲相减装置(302)相连接，用以这样地选择第一和第二重复频率，使得第一和第二重复速率间的算术差等于输出信号(616)被数字锁相环(206)的分频系数相除后的预定频偏。
5.根据权利要求1的装置(204)，其特征在于，还包含在第四处理装置(714)，与脉冲相加装置(304)和脉冲相减装置(302)相连接，用以这样地选择第一和第二重复频率，使得在第一信号(404)的每一周期内，具有第一和第二重复频率的第一和第二信号(404，504)间的相位错开了360度的整数分之一相位差。
6.根据权利要求5的装置(204)，其特征在于，还包含有第五处理装置(716)，与脉冲相加装置(304)和脉冲相减装置(302)相连接，用以选择第一和第二信号(404、504)间的初始相位偏置。
全文摘要
产生输出信号(616)的方法和装置，该输出信号(616)对于基准频率发生器(102)来的基准信号频率具有预定的相对频偏。该方法和装置包括一个耦合到基准信号的数字锁相环(206)，用以产生出输出信号(616)，脉冲相加电路(304)加入基准信号的相加脉冲，该脉冲具有由微处理器(702)确定的第一重复频率，脉冲相减电路(302)从基准信号中减去脉冲的、具有第二重复频率的相减脉冲。
文档编号H03C3/09GK1086650SQ93118938
公开日1994年5月11日 申请日期1993年10月12日 优先权日1992年10月13日
发明者彼德·南尼, 布莱德利·M·海本, 莱斯利·D·穆茨 申请人:莫托罗拉公司