专利名称：算术设备的制作方法
技术领域：
本发明涉及一种设置在移动通信设备中的算术设备以及其中设置有该算术设备的数字处理器和诸如移动无线台和基地无线台的无线台设备，特别是涉及一种能够有效执行维特比(Viterbi)译码处理的结构。
近年来，数字信号处理器(此后称之为“DSP”)已经在移动通信领域中的数字化移动中被广泛地用做处理器而置在诸如便携式电话等设备中。由于经过移动无线通信线路进行的数据通信中频繁地产生误码，所以，必须执行纠错处理。可以使用这样一种校正方法来作为纠错的方法，在该方法中，在接收机侧利用维特比译码对由一个输入位产生的卷积码译码。纠错处理是采用DSP进行的。
通过重复诸如加法、比较和选择等简单处理和执行用于最终译码数据的回溯操作(trace back)执行维特比译码，从而实现一个卷积码的最大似然译码。下面将简要地叙述该维特比译码。
通过使一个输入位和在该输入位之前的预定数量的位彼此模2相加以产生卷积码，从而产生与一个输入位对应的多个编码数据项。影响该编码数据的输入信息位的数量被称做“约束长度k”，这个数与用于执行该模2相加的移位寄存器的长度相同。
利用该输入位和在前的(k-1)个输入位的状态来确定编码数据。当提供一个新的信息位时，在前的状态被变换(执行一个变换)到一个新的状态。其中被执行了一个变换的状态确定这个新的输入位是1还是0。由于(k-1)位中的每一位都可以是1或0，所以，状态的数量是2k-1。
维特比译码被安排得可以观察到一个接收到的编码数据串和能够根据可能发生的所有状态变换来预测最可能的状态。每当获得与一个信息位对应的编码数据(所接收到的数据串)时，计算此时每个状态下来自路径的信号距离(量度)。在其中具有较小路径量度的一个路径被保留作为幸存路径的每一个路径中连续重复该操作。
图17示出了在具有约束长度k的传统编码器中的一个状态，在该约束长度k中，两个路径中的每一个都指示对某个瞬间处某个状态S[2n]从超前于状态S[2n]一个状态的状态S[n]和S[n+2k-2]的状态变换程度(n为正整数)。下面将叙述其中k＝3的一个例子。当n＝1时，能够执行从S[1]即状态S01，和S3即状态S11，到S[2]即状态S10(在前两个位以“1”和“0”的顺序输入的状态)的变换。在n＝2的情况下，能够执行从S[2]即状态S10，和S[4]即状态S00，到S[4]即状态S00(利用两个较低位表示的状态)的变换。
路径量度a是输入给状态S[2n]的一个路径输出符号和所接收数据串的信号间距离(支路量度x)以及路径量度A的和，路径量度A是到超前于状态S[2n]的状态S[n]的幸存路径的支路量度的总和。
同样，路径量度b是输入给状态S[2n]的一个路径输出符号和所接收数据串的信号间距离(支路量度y)以及路径量度B的和，路径量度B是到超前于状态S[2n]的状态S[n+2k-2]的幸存路径的支路量度的总和。
输入给状态S[2n]并被如此获得的路径量度a和b被进行比较以选择一个较小的路径量度作为幸存路径。
维特比译码被构造成每次对2k-1个状态均进行用于获得该路径量度的加法、路径量度的比较和路径量度的选择。
此外，路径选择结果的履历必须被作为路径选择信号PS[i][i＝0到2k-1-1]存储。如果超前于所选择路径的该状态的后缀(例如，n)小于超前于未被选择路径的该状态的后缀(n+2k-2)，则PS[i]＝0。如果前面的后缀较大，则PS[i]＝1。由于在图17所示的情况下n＜(n+2k-2)，所以，如果a≥b，则选择状态S[n+2k-2]，从而使PS[S2n]＝1。如果a＜b，则选择状态S[n]，从而使PS[S2n]＝0。
当利用回溯最终执行译码时，根据路径选择信号在回溯幸存路径的同时对数据译码。
将参考图18简述该回溯处理。图18示出了根据路径选择信号PS[2n]回溯从状态S[2n](n是正整数)到在前时间处的状态S[n]或状态S[n+2k-2]的路径的状态。
通常，在使用状态S[i]和路径选择信号PS[i]的情况下，在前状态被表示为S[i/2+PS[i]×2k-2]。如果使用在尾端位处结束的卷积码，当在前时间处的编码数据是0时，路径选择信号是0。当在前时间处的编码数据是1时，路径选择信号是1。因此，在前路径选择信号可以被用做编码数据。
如图15所示，在DSP中用于执行维特比译码的卷积算术单元包括用于存储路径量度、路径选择信号和编码数据的数据存储器1；用于移位从数据存储器1中读出的数据的桶形移位器3；连接到数据存储器1以提供数据和传输卷积结果的第一总线2；用于存储被桶形移位器3移位的位数的第一寄存器23；用于执行算术逻辑运算的算术逻辑电路(此后称之为“ALU”)26；用于暂存ALU 26左手输入值的第一锁存器24；用于暂存ALU 26右边输入值的第二锁存器25；用于暂存该计算结果的第二寄存器27和28；和用于从寄存器27或寄存器28提供数据的第二总线12。
被桶形移位器3移位的位数以二进制补码制表示。当该值是一个正数时，执行右移。当该值是一个负数时，执行左移。
下面将叙述由上述算术单元执行的回溯操作，该回溯操作是当对通过卷积编码获得的编码数据进行维特比译码时执行并在尾端位结束的。
假设此时的状态为卷积码的约束长度是k，编码信息位的数量是n，在数据存储器1、第一总线2、第二总线12、第一锁存器24、第二锁存器25、ALU 26以及第二寄存器27和28的每一个中的位宽是2k-1位。
在时间t处的路径选择信号PSt[i](t＝0到{(n-1)+(k-1)}，i＝0到{2k1-1})被作为路径存储器PM[t]＝{PSt[2k-1-1]，PSt[2k-1-2]，...，PSt[1]，PSt
}装入到一个字中，从而形成PM[t](t＝0到{(n-1)+(k-1)})并被存储到数据存储器1中。
译码数据Y[i](i＝0到{n-1})以一位作为一个字的形式存储在数据存储器1中。
回溯操作以下述方式执行，即从数据存储器1中读出PM[t]；桶形移位器3将被选择的路径选择信号移位到最低有效位(LSB)；和然后提取LSB并将其变成译码数据。利用所选择状态冯二进制补码获得移位量。由于在前卷积码被构造成在尾端位处结束，所以，操作从状态0开始。通过计算[i/2+PS[i]×2k-2]获得在前状态。根据所获得到的状态获得当下一个路径选择信号被移位到LSB时所需要的移位量。重复前述过程以获得译码的代码串。
下面描述回溯操作的步骤。
步骤1为了从状态0开始操作，在第二锁存器25中存储一个固定值“0”。如所示，ALU 26将在第二锁存器25中的值存储到第二寄存器27中。
从下一个步骤2到步骤10，在将i值从{(n-1)+(k-1)}减小到(k-1)的同时重复该操作n次。
步骤2第二寄存器27中的值经过第二总线12被存储到第一锁存器24中。ALU 26在第一锁存器24中获得该值的二进制补码以将所获得的值存储到第二寄存器28中。
步骤3第二寄存器28中的值经过第一总线2被存储到第一寄存器23中。如此，该值是用于选择下一个路径选择信号的位移数量。
步骤4从数据存储器1中读出路径存储器PM[i]，然后，利用桶形移位器3将其移位由第一寄存器23指示的量。然后，该值被存储在第二锁存器25中。ALU 26将第二锁存器25中的值存储到第二寄存器28中。如此，被选择的路径选择信号接近最低有效位[LSB]。
步骤5将第二寄存器28中的值经过第二总线12存储到第一锁存器24中，然后，固定值“1”被存储到第二锁存器25中。ALU 26获得第一锁存器24和第二锁存器25的逻辑积以将结果存储到第二寄存器28中(只提取LSB)。
步骤6将第二寄存器28中的值作为译码数据存储在数据存储器1中(该LSB被作为译码数据)。
步骤7将固定值“k”存储在第一寄存器23中。
步骤8将第二寄存器27中的值经过第二总线12存储到第一锁存器24中。然后，第二寄存器28中的值经过第一总线2被输出给桶形移位器3。桶形移位器3将所提供的值移位由第一寄存器23指示的移位量，以便将其输出存储到第二锁存器25中。ALU 26获得第一锁存器24和第二锁存器25的逻辑和以便将结果存储到第二寄存器28中。
步骤9将固定值“-1”存储到第一寄存器23中。
步骤10桶形移位器3将第二寄存器28中的值移位由第一寄存器23指示的移位量，从而获得一个输出并将其存储在第二锁存器25中。ALU 26将第二锁存器25中的值存储到第二寄存器27中(步骤7到步骤10允许计算一个在前状态)。
如上所述，传统算术单元被构成为通过桶形移位器3和ALU 26的相组合来执行计算，从而在(9n+1)个步骤中完成用于对n位信息位进行维特比译码的回溯操作。
但是，上述传统算术单元存在一个问题，即必须执行大量的执行步骤才能完成回溯操作。在例如未审查的日本专利文本6-112848中公开了一种能够克服上述问题的算术单元。
如图16所示的上述算术单元包括用于存储路径量度、路径选择信号等的数据存储器1；被连接到数据存储器1并用于提供数据和传输计算结果的总线2；用于将从数据存储器1读出的路径存储器数据的被选择路径选择信号移位到最高有效位(MSB)的桶形移位器3；用于经过总线2移位接收由桶形移位器3输出的MSB和来自数据存储器1的加载数据或将数据存储到数据存储器1中的移位寄存器4；和用于将移位寄存器4中预定多个位位置的值反相以将该值作为移位量提供给桶形移位器3的反相器29。
由桶形移位器3移位的位数量由二进制补码表示。当该值是正数时，执行右移。当该值是负数时，执行左移。移位寄存器4被构造成它的移位输入侧是MSB。
下面描述由上述算术单元执行的回溯操作，该回溯操作当对通过卷积编码获得的编码数据进行维特比译码时执行并在一个尾端位结束。
假设此时的条件为卷积码的约束长度是k，编码信息位的数量是n和在数据存储器1、总线2和移位寄存器4中每一个内的位宽是2k-1位。从桶形移位器3输出的MSB被提供给移位寄存器4的移位输入端。第二寄存器28将移位寄存器4中的(k-1)个较高位反相，和然后输出作为移位数量的k个位，该k个位是通过将“0”加到从移位寄存器4输出的(k-1)位的MSB上所获得的和。
与上述单元类似，路径选择信号PSt[i](t＝0到{(n-1)+(k-1)}，i＝0到{2k-1-1})被作为路径存储器PM[t]＝{PSt[2k-1-1]，PSt[2k-1-2]，...，PSt[1]，PSt
}装入到一个字，从而形成PM[t](t＝0到{(n-1)+(k-1)})和存储到数据存储器1中。译码数据Y[i](i＝0到{n-1})被以一位作为一个字的形式存储在数据存储器1中。
回溯操作是以如下方式执行的从数据存储器1中读出的路径存储器被桶形移位器3移位，以使必须被选择的路径选择信号被移位到MSB。然后，被移位的路径选择信号被提供给移位寄存器4。此时，移位寄存器4中的(k1)个较高位指示一个在前状态。因此，通过将(k-1)个较高位反相可以获得下一个移位数。利用反相器29产生在前移位数。然后，在下一个路径存储器中必须被选择的路径选择信号被移位到从桶形移位器3输出的MSB，以向移位寄存器4提供被移位的路径选择信号。
重复上述操作以使用做译码数据的被选择路径选择信号被连续存储在移位寄存器4中。每当存储预定量的位时，它们被存储在数据存储器1中。
下面描述回溯操作的步骤步骤1为了从状态0开始操作，一个固定值为“0”的数据被存储到移位寄存器4中。
从下一个步骤2和3，在将1值从{(n-1)+(k-1)}减小到(k-1)的同时重复的上述操作n次。
步骤2从数据存储器1中读出路径存储器PM[i]，然后，利用桶形移位器3使其移位由从反相器29输出的k位指示的移位量。然后，从桶形移位器3输出的MSB被移位输入移位寄存器4。然后，前述操作使得必须被选择的路径选择信号接近最高有效位[MSB]。在这种情况下，已经进行移位输入端的移位寄存器4的[k-1]个较高位指示该在前状态。[k-1]个较高位的反相信号是用于选择下一个路径选择信号的移位量的基础。
步骤3每当2k-1位被译码一次时，移位寄存器4的内容被存储到数据存储器1中，由此，所选择并存储在移位寄存器4中的路径选择信号被变换成译码数据。
如上所述，上述单元被构成为在步骤2执行路径选择信号的选择和在前状态的计算。因此，可以在{n+(n/2k-1)+1 }个步骤中完成在n位信息位维特比译码中的回溯处理。
但是，上述传统算术单元是构成为处于数据存储器和总线的位宽是2k- 1(k是译码所需卷积码的约束长度)或更大的条件下。因此就出现了一个问题，即k值的放大需要放大数据路径中的位宽。
本发明能够克服上述问题，本发明的一个目的是提供一种算术设备，该设备即使是在2k-1的值大于数据路径中的位宽的情况下也能够迅速和有效地执行维特比译码中的回溯处理。本发明的另一个目的是提供一种具有上述算术设备的数字信号处理器和无线台设备。
因此，根据本发明的算术设备以如下方式构成在同一时间处的路径选择信号被分成多个组，然后存储在一个数据存储器中。此外，利用由地址产生装置输出的地址和在被顺序提供被选择路径选择信号的移位寄存器中的规定位位置的值相结合来产生用于读出该组的地址。
因此，即使是在该位宽小于2k-1位的情况下也能够执行在维特比译码中的回溯处理。由此，可以执行高速和有效的计算。
根据本发明，所提供的一种算术单元包括用于存储路径选择信号的数据存储器；用于移位从数据存储器读出的数据的桶形移位器；用于接收由桶形移位器移位到MAB的一个位的移位寄存器；和用于通过对在该移位寄存器中规定位位置处置位的数据进行转换以执行用于产生由该移位寄存器执行的移位量的维特比译码处理来产生由该桶形移位器执行的移位量的数据转换装置；其中，同一时间的路径选择信号被分成多个组，然后被存储在数据存储器中，并且该算术设备包括用于输出数据存储器中的地址的地址产生装置；和用于根据从该地址产生装置输出的地址和在该移位寄存器中规定位位置的值产生必须被从数据存储器中读出的组地址的地址转换装置。因此，可以利用小于2k-1位的位宽来执行维特比译码中的回溯处理。
另外，在该算术设备中，路径选择信号被分成多个组，以便使分别被提供给路径选择信号的多个后缀在该组中持续，并且地址转换装置使用从地址产生装置输出的地址和包括位于移位寄存器输入端处一个位在内的预定数量位的位置值来产生该组地址。在k＝6的示例情况下，在时间t处总量为32位的路径选择信号被以两个字的形式存储，其中的每一个字均包括PSt
到PSt[15]和PSt[16]到PSt[31]，并且两个字中的每一个都具有16位宽度。
另外，在该算术设备中，数据转换装置对除移位寄存器一个输入端处的一个位外的预定数量位的位置值进行反相，以便产生由该桶形移位器执行的移位量。假设存储在数据存储器中的路径选择信号的每个字的位宽是n，移位寄存器中除MSB外的log2n个较高位被反相，从而产生由该桶形移位器执行的移位量。
此外，在该算术设备中，路径选择信号被分成多个组，以便使分别被提供给该路径选择信号的多个后缀保持该组中的预定差，并且地址转换装置使用从地址产生装置输出的地址和除该移位寄存器一个输入端处的一个位外的预定数量位位置的值来产生该组的地址。在k＝6的情况下，路径选择信号被分成包括路径选择信号PSt
、PSt[2]、...、PSt[30]并具有偶数后缀的一个组以及包括路径选择信号PSt[1]、PSt[3]、...、PSt[31]并具有奇数后缀的一个组。
此外，在该算术设备中，数据转换装置将包括位于该移位寄存器一个输入端处的一个位在内的预定数量位的位置值反相，以产生由该桶形移位器执行的移位量。由此，移位寄存器中包括该MSB的log2n个较高位被反相，以产生由该桶形移位器执行的移位量。
此外，在该算术设备中，地址转换装置从移位寄存器中一个位的预定位置处和在从数据存储器中读出超前于该组的一个组的时间处获得用于产生该组地址所需的并从该移位寄存器提供的值。由此，可以执行具有流水线结构的回溯处理。
再有，该算术设备还包括一个用于在维特比译码处理中执行加法、比较和选择操作的ACS(加，比较和选择)处理装置，其中，从该ACS处理装置输出的路径选择信号被顺序地存储在该移位寄存器中，在该组的选择信号被存储在该移位寄存器中之后，该路径选择信号位于每个组中，并被移位以存储在该数据存储器中。因此，使用回溯处理机构能够有效地存储路径选择信号组。
另外，该算术设备还包括用于在维特比译码中执行加法、比较和选择操作的ASC处理装置，其中，从ASC处理装置输出的路径选择信号被顺序存储在包括该移位寄存器的多个移位寄存器中，并且在该组的路径选择信号被存储在该移位寄存器中之后，该路径选择信号位于每个组中，并被移位以存储在数据存储器中。因此，使用该回溯处理机构能够有效地存储路径选择信号组。
再有，在该算术设备中，ACS处理装置具有一个包括多个全加器的加法装置，并允许执行向下一个全加器传送从部分全加器输出的进位信号，从而允许将该加法装置用做一个或多个累加器。
此外，根据本发明，提供了一种数字信号处理器(DSP)，该DSP中包括上述算术设备，从而使该DSP能够迅速和有效地执行维特比译码中的回溯处理。此外，根据本发明，提供了一种其中设置了上述算术设备的无线台设备。
参照附图对本发明的详细描述，本发明的特点和目的将变得更加清楚，附图中图1的框图示出了根据本发明第一实施例的算术设备的结构；图2示出了根据本发明第一实施例的算术设备数据转换部分的结构；图3A和3B示出了存储在根据本发明的算术设备数据存储器中的数据结构；图4示出了根据本发明实施例的算术设备桶形移位器的操作；
图5示出了根据第一实施例的算术设备地址转换部分的结构；图6的框图示出了根据本发明第二实施例的算术设备的结构；图7A和7B示出了存储在根据本发明第二实施例的算术设备数据存储器中的数据结构；图8的时序图示出了由根据第二实施例的算术设备执行的流水线操作；图9示出了根据第二实施例的算术设备地址转换部分的结构；图10的框图示出了根据本发明第三实施例的算术设备的结构；图11的框图示出了根据本发明第三和第四实施例的算术设备ACS计算部分的结构；图12的框图示出了根据本发明第四实施例的算术设备的结构；图13的框图示出了根据本发明第五实施例的算术设备ACS计算部分的结构；图14的框图示出了根据本发明第五实施例的算术设备加法器的结构；图15的框图示出了一个传统算术设备的结构；图16的框图示出了另一个传统算术设备的结构；图17示出了一个在维特比译码中使用的卷积编码器状态转换路径的状态转换图(格构图)；图18示出了一个当执行用于维特比译码的回溯操作时回溯路径操作的状态转换图(格构图)；图19的框图示出了使用根据本发明的算术设备的一个数字信号处理器；图20的框图示出了根据本发明的一个无线移动台设备；图21的框图示出了根据本发明的另一个无线移动台设备；图22的框图示出了根据本发明的一个无线基地台设备；和图23的框图示出了根据本发明的另一个无线基地台设备。
下面，结合附图描述本发明的实施例。
如图1所示，根据本发明第一实施例的算术设备包括用于存储路径量度和路径选择信号等的数据存储器1；连接到数据存储器1并用于提供数据和传送计算结果的总线2；用于使从数据存储器1经过总线2读出的数据移位的桶形移位器3；用于向地址转换部分7输出MSB并将从数据存储器1经过总线2提供的数据加载到数据存储器1的移位寄存器4；用于使移位寄存器4中的预定多个位位置的值反相以向桶形移位器3提供作为移位量的反相值的数据转换部分5；用于产生提供给数据存储器1的地址的地址产生部分10；以及用于对由地址产生装置10和移位寄存器4提供的值进行转换并将其作为数据存储器1的地址而输出的地址转换装置7。地址产生部分10具有用于存储提供给数据存储器1的地址的地址寄存器6、用于存储必须被加到地址寄存器6上的增量值的增量寄存器9、和用于将增量寄存器9中的值加到地址寄存器6中的值上以便将加法结果存储到地址寄存器6中的加法器8。
桶形移位器3中的移位量由二进制补码制表示。当该值是一个正数时，执行左边移位。当该值是一个负数时，执行右边移位。移位寄存器4被以移位输入侧是最高有效位(MSB)的方式设置。
下面结合图1、2、3、4和5描述当执行具有以其尾端位结束的约束长度k＝6的卷积码的维特比译码时所执行的回溯处理。这里假设编码信息位的数量是n。另一个假设是用于数据存储器1、总线2、桶形移位器3、移位寄存器4、地址寄存器6等的数据路径的位宽m是16位(m＝16)。因此，与传统结构不同，2k-1(＝32)大于数据路径的位宽。
如图2所示的数据转换部分5包括一个反相器21。数据转换部分5接收通过从移位寄存器45中的5个较高位中减去MSB而获得的4个位。然后，反相器21将所提供的该4个位(log2m)的值反相。通过将值“0”加到由反相器21输出的4个位的MSB上所获得的5个位的值被输出给桶形移位器3以作为指示移位量的控制信号。
图4示出了桶形移位器3的操作情况，桶形移位器3被设置如下在从数据转换部分5输出的5位控制信号之后执行用于使一个输入信号移位的移位操作，如图4所示。
地址转换部分7具有图5所示的结构，以便接收从地址寄存器6输出的16位和移位寄存器4中的MSB。地址转换部分7输出从地址寄存器6输出的15个较高位并选择由地址寄存器6输出的LSB以及移位寄存器4中的MSB，以便将所选择值作为被提供给数据存储器1的地址的LSB输出。
图3A和3B示出了一种状态，在该状态下，路径选择信号已经被存储在具有16位宽的数据存储器1中。如图3A所示，在时间t数量为32位的路径选择信号PSt[i](i＝0到31)被填入到两个字中并存储在具有16位宽的数据存储器1中。即PSt[150]被存储在地址“2t+0”处，而PSt[3116]被存储在地址“2t+1”处。
必须要注意的一个事实是当指示一个状态的数字i的值由5位二进制数表示且它的MSB是0(当i＝0到15时)时，相应的PSt[i]被存储在数据存储器1中的地址“2t+0”处。当它的MSB＝1(当i＝16到31时)时，相应的PSt[i]被存储在数据寄存器1中的地址“2t+1”处。为何根据这个实施例移位寄存器4中的MSB被提供给地址转换部分7的原因在于前述事实。如在下面将要描述的，指示一个状态的数字i在回溯处理期间被存储在移位寄存器4中的5个较高位内。移位寄存器4中的MSB提供用于指示地址“2t”的“+0”或“+1”的地址信息。
对译码数据Y[j](j＝0到{n-1})是这样处理的，即，使16位被填入到一个字中，然后被存储到数据存储器1中。
以地址产生部分10输出被存储在地址寄存器6中的值的方式执行该回溯处理。这样，由增量寄存器9实现的增量被加到该输出值上，以便再次存储到地址寄存器6中。由于重复上述操作，所以顺序输出与“2t+0”对应的地址。当移位寄存器4中的MSB是0时，地址转换部分7向数据存储器1提供“2t+0”以用做该地址，并当移位寄存器4中的MSB是1时提供“2t+1”。
根据从地址转换部分7输出的地址，数据存储器1读该路径存储器。在前路径存储器被提供给桶形移位器3。然后，桶形移位器3根据由数据转换部分5提供的控制信号将路径存储器中的被选择路径选择信号移位到MSB。该MSB被提供给移位寄存器4。
此时存储在移位寄存器4中的5个较高位指示一个在前被选择状态。5个较高位的MSB被输出给地址转换部分7，以指示下一个地址的“+0”或“+1”。4个剩余位被输出给数据转换部分5以被反相。在路径存储器被分成两个字并被如上所存储的一个字中，反相的4个位的值指示用于使路径选择信号移位到与在前被选择状态对应的MSB所需的移位量。
重复上述过程，从而使将被变换成译码数据的被选择路径选择信号顺序地存储在移位寄存器4中。当已经存储路径选择信号的预定数量位时，它们被传输给数据存储器1。
下面将描述回溯操作的步骤。
步骤1“0”作为初始值被存储在地址寄存器6中。
步骤2固定值“2”被存储在增量寄存器9中。
步骤3为了从状态0开始，固定值“0”被加载并被存储到移位寄存器4中。
步骤4和步骤5以j的值从{(n-1)+5}减少到5的方式被重复n次。
步骤4地址产生装置10将地址寄存器6中的值输出给地址转换部分7，和使加法器8将地址寄存器6中的值加到增量寄存器9中的值上，以再次将该值存储到地址寄存器6中从而执行修正。地址转换部分7将由地址寄存器6提供的值的15个较高位输出给数据存储器1。此外，地址转换部分7选择移位寄存器4中MSB的值，以将其作为被提供给数据存储器1的该地址的LSB输出。数据存储器1从由地址转换部分7输出的地址读出路径存储器PM[i]，并经过总线2将它输出给桶形移位器3。桶形移位器3执行由数据转换部分7输出的5位指示的移位量的移位，以便将从桶形移位器3输出的MSB移位输入给移位寄存器4(所选择的路径选择信号接近该最高有效位[MSB]。此时，在已经执行移位输入的移位寄存器4中的(k-1)个较高位(＝5位)指示一个在前状态。此外，[k-1]个较高位的反相是用于选择下一个路径选择信号的移位量的基础)。
步骤5每当对16位进行译码时，移位寄存器4中的内容被一次存储到数据存储器1中(被选择和存储在移位寄存器4中的路径选择信号被变换成译码数据)。
如上所述，根据这个实施例的算术设备能够在{n+(n/2k-1)+3}个步骤中完成在n位信息位的维特比译码中的回溯处理。由于地址寄存器6和地址转换部分7在步骤4向数据存储器1提供与移位寄存器4中的值对应的地址，所以，即使是在时间t处的路径选择信号PSt[i]在数据存储器1中被分成多个字，也能够有效执行回溯处理，如图3所示。
虽然已经描述了其中移位寄存器4中5个较高位的MSB被输出给地址转换部分7和4个剩余位被输出给数据转换部分5的结构，还可以使用另一种结构，在该结构中，移位寄存器4中的5个较高位被输出给地址转换部分7；地址转换部分7向地址转换部分7输出5个位的MSB，然后，将4个剩余位反相，并将0加到该MSB上。
虽然所描述的实施例具有其约束长度是6的结构，但是，通过执行所需的变化，本发明可以被应用到其它具有另外约束长度的结构。例如在约束长度k＝7的情况下，在时间t处的路径选择信号PSt[i]被分成如图3B所示的4个字并被存储在数据存储器1中。在这种情况下，移位寄存器4中6个较高位内的两个较高位被用于规定该地址，而4个剩余位被作为用于选择下一个路径选择信号的移位量的基础。
根据第二实施例的算术设备具有适用于执行流水线结构计算处理的结构。
根据这个实施例的单元具有如图6所示的结构。根据这个实施例的结构在下述三个结构方面不同于根据第一实施例的结构(见图1)。
第一个差别在于数据转换部分5和移位寄存器4之间的连接关系。该结构是这样构成的，包括移位寄存器4中该MSB的4个较高位(log2m)被以不同于第一实施例的方式提供给数据数据转换部分5。
第二个差别是地址转换部分7和移位寄存器4之间的连接关系。这个实施例被构造成使从MSB计数的第四位即位12的值被提供给地址转换部分7以代替移位寄存器4的MSB供应。
第三个差别是存储在数据存储器1中的路径选择信号的位位置。在数据存储器1中，在时间t处的32位路径选择信号PSt[i](i＝0到31)的PSt[i](i＝偶数)被存储在地址“2t+0”处，而PSt[i＝奇数]被存储在地址“2t+1”处，如图7A所示。
必须注意的一个事实是当指示一个状态的数字i的值由5位二进制数表示和它的LSB是0(i＝一个偶数)以代替MSB时，相应的PSt[i]被存储在数据存储器1的地址“2t+0”处。当它的LSB是1(i＝一个奇数)时，相应的PSt[i]被存储在数据存储器1的地址“2t+1”处。为何根据这个实施例移位寄存器4中的MSB不被提供给地址转换部分7的原因在于上述事实。
为何以从移位寄存器4的MSB开始计数的第四位数据被提供给地址转换部分7以取代第五位数据的供应的方式来建立该连接关系的原因在于下述事实。
如图8所示，根据本实施例的算术设备执行流水线结构操作。例如，为了在周期n+1处执行移位以遵循命令#1，在周期n的前沿处必须预先将一个地址提供给数据存储器1以访问该存储器。由于在加载有必须在周期n+1处被移位的数据的数据存储器1中的地址的LSB是在已经执行周期n的时间处从移位寄存器4中的MSB开始计数的第五位的移入值，所以它被置位于在周期n的前沿端从MSB开始计数的第四位处。所以，代替第五位的从移位寄存器4中的MSB开始计数的第四位被连接到地址转换部分7。
存储在移位寄存器4中的5个较高位指示一个在前选择状态。通过将5个较高位的4个较高位反相而得到的值位于路径选择信号被分成一个偶数组和一个奇数组并被存储的路径存储器中的一个字中，它指示使对应于在前被选择路径信号的路径选择信号移位到MSB所需的移位量。
处理译码数据Y[j](j＝0到{m-1})，从而使16位被填入到一个字，然后存储在数据存储器1中。
当执行图8所示的流水线结构计算操作时，根据这个实施例的具有上述结构的单元能够利用类似于根据第一实施例的处理步骤来执行回溯处理。
下面描述回溯处理的步骤。
步骤1“0”被作为初始值存储在地址寄存器6中。
步骤2固定值“2”被存储在增量寄存器9中。
步骤3为了开始状态0，固定值“0”被存储在移位寄存器4中。
当将相邻值从{(n-1)+5}减小到5时，下一个步骤4和步骤5被重复n次。
步骤4地址产生部分10将地址寄存器6中的值输出给地址转换部分7，并使加法器8将地址寄存器6中的值加到增量寄存器9中的值上，以再次将结果存储到地址寄存器6中从而更新该值。地址转换部分7将由地址寄存器6提供的15个高位值输出给数据存储器1。此外，地址转换部分7选择从移位寄存器4中的MSB开始计数的第4位值以将其作为提供给数据存储器1的地址的LSB输出。数据存储器1从由地址转换部分7输出的地址中读出路径存储器PM[i]，并将其存储在内部锁存器(未示出)中。
步骤4′数据存储器1经过总线2向桶形移位器3输出内部锁存器(未示出)中的值。桶形移位器3执行由数据转换部分5输出的5个位指示的移位量的移位，以向移位寄存器4移位输入由桶形移位器3输出的MSB(必须被选择的路径选择信号接近最高有效位[MSB]。被执行移位输入的移位寄存器4中的[k-1]个较高位(＝5位)指示一个在前状态。此外，[k-1]个较高位的反相是用于选择下一个路径选择信号的移位量的基础。)。
步骤5每当执行16位译码时，移位寄存器4中的内容被一次存储到数据存储器1中(被选择和存储在移位寄存器4中的路径选择信号被变换成译码数据)。
由于步骤4和步骤4′分别对应于图8所示流水线结构的存储器访问周期和移位执行周期，前述处理被认为好象是在一个步骤中执行的。
由于根据这个实施例的算术设备被如上所述地构成为32位路径选择信号PSt[i](i＝0到31)被分成一个偶数组和一个奇数组并被存储在数据存储器1中，所以，即使是以流水线方式执行该计算处理，必须被读出的路径存储器的字可以在在前周期时间处被指示。因此，通过与第一实施例类似的处理步骤，能够有效地执行回溯处理的流水线处理。
地址转换部分7和移位寄存器4之间连接关系的设计可以被改变以适应流水线结构。此外，存储在数据存储器1中的路径选择信号的位位置可以根据卷积码约束长度k的值改变。例如，如果约束长度k＝7，该位置必须使指示该状态的数字i值的两个较低位确定存储地址，如图7B所示，地址转换部分7可以以这样一种方式设计，即提供移位寄存器4中对应的两个位值以对地址进行转换，如图9所示。
如上所述，根据这个实施例的结构可以被不同地设计以适应必须被译码的卷积码的约束长度k和算术设备的流水线操作。
根据第三实施例的算术设备能够有效地执行ACS(加法、比较和选择)计算，即加法、比较和选择操作以及维特比译码中的回溯处理。
如图10所示，根据这个实施例的单元包括与第一实施例(见图1)相同的元件1到10，还包括与数据存储器1一起在维特比译码处理中使用的用于存储路径量度值的数据存储器11；用于存储支路量度值的寄存器堆20；用于使用存储在数据存储器1和11中的路径量度值以及存储在寄存器堆20中的支路量度值来执行在维特比译码处理中的ACS处理的ACS计算部分13；和连接到数据存储器1用于传输数据的总线12。
如图11所示，ACS的计算部分13具有用于使输出给总线2和12的路径量度值与从寄存器堆20输出给另一个的支路量度值相加的加法器14和15；用于将分别从加法器14和15输出的加法结果进行比较以向移位寄存器4和后面将要描述的选择器19输出表示比较结果的一位控制信号的比较器16；用于暂存分别从加法器14和15的输出的加法结果的寄存器17和18；以及根据从比较器16输出的控制信号来选择存储在寄存器17和18中的加法结果中的一个较小加法结果以将该较小加法结果输出给总线2或12的选择器19。
下面描述根据这个实施例的用于执行ACS处理的单元的操作。
数据存储器1存储包括图17所示路径量度A的值在内的路径量度值。数据存储器11存储包括图17所示的路径量度B的值在内的路径量度值，寄存器堆20存储包括支路量度x和y在内的转换量度值。
ACS计算部分13的加法器14使从数据存储器1经过总线2读出的路径量度A的值和从寄存器堆20读出的支路量度x的值彼此相加，以向比较器16输出加法结果，并将该结果存储在寄存器18中。加法器15使从数据存储器11经过总线12输出的路径量度B的值和支路量度y的值彼此相加，以向比较器16输出加法结果，并将该结果存储在寄存器17中。
比较器16向移位寄存器4和选择器19输出一个一位控制信号，当从加法器14输出的加法结果小于从另一个加法器15输出的值时，这个一位控制信号是“0”，而当从加法器15输出的加法结果小于从另一个加法器14输出的值时，这个一位控制信号是“1”当该控制信号的值是“0”时，选择器19选择寄存器18，当该控制信号的值是“1”时，选择器19选择寄存器17，以将存储在每个寄存器中的值经过总线2或12存储到数据存储器1或11中。
移位寄存器4移动一位存储从比较器16输出的控制信号，即路径选择信号。
上述操作用于一次ACS计算。
在必须被译码的卷积码约束长度k＝6的示例情况下，上述处理被重复32次，从而能够执行对被接收串一个字符的ACS计算。此时，选择器19在存储器1中存储它的输出，直到在第一阶段内的16次操作完成为止。存储在移位寄存器4中的路径选择信号经过总线2被存储到数据存储器1。下一个16次ACS计算被执行，从而使选择器19将它的输出经过总线12存储到数据存储器11。存储在比较器16中的较后部分中的路径选择信号的16位被经过总线2存储在数据存储器1中。
其结果如图3A所示，路径选择信号被存储在数据存储器1中。对被接收串的n个字符重复上述对被接收串一个字符的ACS计算。
然后，根据在第一实施例中所描述的过程执行回溯处理，以便执行维特比译码处理。
如上所述，根据这个实施例的算术设备具有当执行ACS计算时移位寄存器4每次一位地顺序存储从ACS计算部分13输出的路径选择信号的结构。因此能够有效地执行ACS计算和回溯处理。由于移位寄存器4能够在ACS计算和回溯处理中被共用，因此可减小LSI的面积，如果采用LSI来实现该算术设备的话，单元成本即可降低。由于减少了执行步骤，可以降低运行频率。因此，可以减少整个算术设备的耗电。
根据第四实施例的算术设备被构造成在维特比译码中执行一个ACS计算以使图7A所示路径选择信号能够被存储。
如图12所示，根据这个实施例的单元具有用于存储从ACS计算部分13输出的路径选择信号的第二移位寄存器21。其它的结构与第三实施例(见图10)相同。
除了用于存储路径选择信号的处理以外，根据这个实施例的单元执行与根据第三实施例的单元相同的操作。用于存储路径选择信号的处理如下执行。
在必须被译码的卷积码的约束长度k＝6的情况下，在第三实施例中描述的ACS计算操作被重复32次。此时，从ACS计算部分13输出的路径选择信号被交替地并每次一位地存储在移位寄存器4和移位寄存器21中。即，当执行偶数操作时，路径选择信号被存储在移位寄存器4中。当执行奇数操作时，路径选择信号被存储在移位寄存器21中。在ACS计算被执行32次之后，最终存储在移位寄存器4和21中的路径选择信号被经过总线2顺序存储在数据存储器1中。
此时，路径选择信号被如图7A所示地存储。因此，对被接收串的n个字符重复对被接收串一个字符的ACS计算，然后根据在第二实施例中所描述的过程来执行回溯处理，从而执行维特比译码处理。
如上所述，根据这个实施例的算术设备是这样构成的，即当执行ACS计算时，移位寄存器4和移位寄存器21交替地和每次一位地存储从ACS计算部分13输出的路径选择信号。因此，在第二实施例中描述并具有流水线结构的处理器能够有效执行ACS计算以及回溯处理。
由于移位寄存器4能够在ACS计算和回溯处理中共用，所以，当该单元由一个LSI形成时，该LSI芯片的面积可以被减少，从而降低了成本。由于可减少执行步骤，所以，运行频率能够被降低。因此，整个算术设备的功耗可以被降低。
虽然在这个实施例中提供了移位寄存器4和21，但可以增加移位寄存器的数量。如果提供例如4个移位寄存器，执行当必须被译码的卷积码约束长度k＝7时执行的ACS计算，从而将路径选择信号的每一位顺序地存储到移位寄存器中；并最终将相同的内容顺序地存储到数据存储器1中。在这种情况下，路径选择信号被如图7B所示地存储。
根据第五实施例的算术设备是通过对根据第三和第四实施例的ACS计算部分的加法器作出改进而构成的。
根据这个实施例的单元是这样构成的，即ACS使计算部分13具有两个宽度为32位的加法器22，从而执行4个数据项的加法，以同时和并行地执行较高部分的相加和较低部分的相加。因此，可以实现与由图11所示结构执行的操作类似的操作。即根据本发明的加法器能够用做两个16位的加法器。
如图14所示，加法器22包括32个全加器。其中的每个全加器执行0到31的相应位的加法。用于位0的全加器使输入X
和输入Y
彼此相加以输出没有进位的和O
以及进位信号Ci
，用于位31的全加器使输入X[31]、Y[31]和在前进位信号Ci[30]彼此相加以输出没有进位的和O[31]，用于位1到位30的每个全加器使输入X、输入Y以及在前进位信号Ci彼此相加以输出没有进位的和0以及进位信号Ci。
只有从用于位1 5的全加器输出的进位信号Co[15]被提供给一个与电路，以便被作为进位信号Ci[15]经过该与电路输出给用于位16的下一个全加器。该与电路还接收由一个控制部分(未示出)提供的控制信号。因此，控制信号禁止该进位信号向下一个加法器的传送。
从功能的角度来看，用于位0到15的全加器对应于图11所示的加法器14。用于位16到位31的全加器对应于图11所示的加法器15。
当执行ACS计算时，提供给该与电路的控制信号的值是0，从而使由用于位15的全加器输出的进位信号的传送被禁止。在这个状态下，可以通过与第三或第四实施例相同的操作来执行维特比译码。
当该控制信号是1时，加法器22被用做普通32位加法器。通常，DSP上设有一个作为累加器使用的位宽大于32位的加法器。加法器22可以被用做该累加器。
如上所述，根据这个实施例的算术设备能够有效执行ACS计算处理以及回溯处理。此外，所安装的加法器22能够被共用于执行维特比译码和累加。
因此，当利用一个LSI形成一个算术设备时，该LSI芯片的面积被减小，因此单元成本也被降低。
图19的框图示出了使用根据上述第一到第五实施例中一个的算术设备的数字信号处理器(DSP)。根据第六实施例，DSP 60包括根据如前所述第一到第五实施例中一个的算术设备61；连接到算术设备61上的乘法-累加计算部分62；连接到算术设备61上用于从/向外部输入和输出数据的输入-输出部分63；和用于控制算术设备61、乘法-累加计算部分62和输入-输出部分63的控制部分64。
根据第六实施例，该DSP能够在不需要放大数据存储器和总线的位宽的情况下迅速和有效地执行用于维特比译码的回溯处理。
图20的框图示出了使用其中包括上述第一到第五实施例中一个的算术设备的数字信号处理器的无线移动台设备。
在图20中，无线移动台设备包括天线部分710；无线电部分720；具有用于对信号编码和译码的DSP 740的基带信号处理部分730；控制部分760；扬声器751；麦克风752，数据输入－输出部分753；显示部分754；和操作部分755。无线电部分720包括用于从天线部分710接收一个接收信号并将该接收信号传输给基带信号处理部分730的接收部分721；和用于接收来自该基带信号处理部分的发射信号并将该发射信号传输给天线部分710的发射部分722。基带信号处理部分730包括用于对来自接收部分721的接收信号解调的解调部分731；用于对发射信号进行调制的调制部分735；和用于执行编码和译码的DSP 740。DSP 740包括时序控制部分741；维特比译码部分742；卷积译码部分743；和声音编译码器部分744。
控制部分760控制电线部分710、无线电部分720、基带信号处理部分730、显示部分754和操作部分755等，从而使控制部分760控制该无线移动台设备的总体操作。例如，控制部分760进行控制以使从自操作部分755输入的信号显示在显示部分754上，并响应从告操作部分输入的信号，用于执行呼叫发射和接收操作的控制信号被根据通信顺序输出给天线部分710、无线电部分720、基带信号处理部分730等。
在上述无线移动台设备700中，利用根据第一到第五实施例的处理单元或根据第六实施例的DSP可以实现该基带信号处理部分的至少一部分。
下面将描述上述无线移动台设备的发射部分的操作。
当执行声音通信时，从麦克风输入的声音信号被进行模拟-数字转换(未示出)，然后由DSP 740的编译码器部分744译码。译码数据被输入给卷积译码部分743。当执行数据通信时，从外部输入的数据经过数据输入-输出部分753输入给卷积编码部分743。
卷积编码部分743对输入数据进行卷积编码并输出编码数据。
时序控制部分741重新排列输入数据并调节发射输出时序以向调制部分735输出结果。
在调制部分735被进行了数字调制的数据被进行数字-模拟转换。然后，输出给无线电部分720的发射部分722。
发射部分722将该信号转换成无线电信号，以将该信号发射给该天线部分，从而使该信号被作为无线电波发射。
下面描述接收部分。由天线部分710接收的电波被无线电部分720的接收部分721接收，并进行模拟-数字转换以向该基带信号处理部分的解调部分731输出。由解调部分731解调的数据被重新排列并被输入给维特比译码部分742。
当执行声音通信时，由维特比译码部分742译码的数据在声音编译码器744中被声音译码，然后被进行数字-模拟转换以经过扬声器751作为声音输出。另一方面，当执行数据通信时，数据经过数据输入－输出部分753被输出给外部。
图21示出了根据本发明无线移动台设备的变型。在这个无线移动台设备中，在调制部分735中提供了一个扩展(spreading)部分737，和在解调部分73 1中提供了一个解扩(despreading)部分733。由于扩展部分735和解扩部分733的提供，CDMA(code division multiple acess码分多址)通信变得可能。
图22的框图示出了使用其中包括根据上述第一到第五实施例中一个的算术设备的数字信号处理器(DSP)的无线基地台设备。
图22所示的无线基地台设备具有基本相同的结构。其包括天线部分810；无线电部分820；具有用于对信号进行编码和译码的DSP 840的基带信号处理部分830；控制部分860；和数据输入-输出部分853。
无线基地台设备的天线部分810包括只用于接收的接收天线811和只用于发射的发射天线812。
图23示出了根据本发明无线基地台设备的改进。在这个无线基地台设备中，在调制部分835中提供了一个扩展部分837，和在解调部分831中提供了一个解扩部分833。由于提供了扩展部分837和解扩部分833，所以，CDMA(码分多址)通信变得可能。
从上面的叙述可以看出，根据本发明的算术设备能够迅速和有效地执行用于维特比译码的回溯处理而不必放大数据存储器和总线的位宽。
此外，一种用于向它的移位寄存器输入通过ACS计算获得的路径选择信号的单元在避免电路尺寸放大的同时能够有效地和以互联方式执行ACS计算和用于维特比译码的回溯处理。
能够使用于累加中的ACS计算中的加法器共用的单元有效地使用该电路。
当使用LSI形成该单元时，上述单元能够减少芯片的面积。因此，能够实现降低成本和减少耗电。
此外，上述算术设备能够被用于形成一个DSP。此外，如果这个DSP处理器被用做纠错电路以形成无线移动台设备或无线基地台设备，它能够迅速和有效地执行用于信号处理和通信中维特比译码的回溯处理。
权利要求
1.一种算术设备，包括数据存储器，用于以同一时间处的路径选择信号被分成多个组的方式存储路径选择信号；桶形移位器，用于移位从所述数据存储器中读出的数据；移位寄存器，用于接收由所述桶形移位器移位到MSB的一个位；数据转换装置，用于通过对在所述移位寄存器中规定位位置处置位的数据进行转换以执行用于产生由所述桶形移位器执行的移位量的维特比译码处理来产生由所述桶形移位器执行的移位量；地址产生装置，用于输出所述数据存储器中的地址；和地址转换装置，用于根据从所述地址产生装置输出的地址和所述移位寄存器中规定位位置的值来产生从所述数据存储器中读出的所述组的地址。
2.根据权利要求1所述的算术设备，其中所述路径选择信号被分成多个组，以便使分别被提供给所述路径选择信号的多个后缀在所述组中持续，和所述地址转换装置使用从所述地址产生装置输出的地址和包括位于所述移位寄存器一个输入端处的一个位在内的预定数量位的位置值来产生所述组的地址。
3.根据权利要求2所述的算术设备，其中所述数据转换装置将除了位于所述移位寄存器一个输入端处的一个位以外的预定数量位的位置值反相。
4根据权利要求1所述的算术设备，其中所述路径选择信号被分成多个组，以便使分别被提供给所述路径选择信号的多个后缀保持所述组的预定差，和所述地址转换装置使用从所述地址产生装置输出的地址和除了位于所述移位寄存器一个输入端处的一个位以外的预定数量位的位置值来产生所述组的地址。
5.根据权利要求4所述的算术设备，其中所述数据转换装置将包括位于所述移位寄存器一个输入端处的一个位在内的预定数量位的位置值反相以产生由所述桶形移位器执行的移位量。
6.根据权利要求4所述的算术设备，其中所述地址转换装置从所述移位寄存器中一个位的预定位置和在超前于所述组的一个组被从所述数据存储器中读出的时候获得产生所述组地址所需的并由所述移位寄存器提供的值。
7.根据权利要求2所述的算术设备，还包括用于执行维特比译码中的加法、比较和选择操作的ACS处理装置，其中从所述ACS处理装置输出的路径选择信号被顺序地存储在所述移位寄存器中，并在所述组的路径选择信号已经被存储在所述移位寄存器中之后，所述路径选择信号位于每个组中，并被移位和存储到所述数据存储器中。
8.根据权利要求4所述的算术设备，还包括用于执行维特比译码中的加法、比较和选择操作的ACS处理装置，其中从所述ACS处理装置输出的路径选择信号被顺序地存储在包括所述移位寄存器的多个移位寄存器中，并在所述组的路径选择信号已经被存储在所述移位寄存器中之后，所述路径选择信号位于每个组中，并被移位和存储在所述数据存储器中。
9.根据权利要求7所述的算术设备，其中所述ACS处理装置具有由多个全加器组成的加法装置，并允许从所述全加器的一部分输出的进位信号传送给下一个全加器，从而允许所述加法装置被用做一个或多个累加器。
10.根据权利要求8所述的算术设备，其中所述ACS处理装置具有由多个全加器组成的加法装置，并允许从所述全加器的一部分输出的进位信号传送给下一个全加器，从而允许所述加法装置被用做一个或多个累加器。
11.一种数字信号处理器，包括算术设备；乘法-累加计算部分，其连接到所述算术设备上；输入输出部分，其连接到所述算术设备上，用于从和向外部输入和输出数据；和控制部分，用于控制所述算术设备、所述乘法-累加计算部分和所述输入输出部分；其中所述算术设备包括数据存储器，用于以同一时间处的路径选择信号被分成多个组的方式存储路径选择信号；桶形移位器，用于移位从所述数据存储器读出的数据；移位寄存器，用于接收由所述桶形移位器移位到MSB的一个位；数据转换装置，用于通过对在所述移位寄存器中规定位位置处置位的数据进行转换以执行用于产生由所述桶形移位器执行的移位量的维特比译码处理来产生由所述桶形移位器执行的移位量；地址产生装置，用于输出所述数据存储器中的地址；和地址转换装置，用于根据从所述地址产生装置输出的地址和所述移位寄存器中规定位位置的值来产生从所述数据存储器读出的所述组的地址。
12.一种无线台设备，包括天线部分，用于接收和发射信号；无线电部分，包括用于接收来自所述天线部分的接收信号的接收部分，和用于向所述天线部分传送发射信号的发射部分；基带信号处理部分，包括用于对来自所述接收部分的接收信号进行解调的解调部分、用于对发射信号进行调制的调制部分、和用于执行编码和译码的数字信号处理器；控制部分，用于控制所述天线部分，所述无线电部分和所述基带信号处理部分；和输入-输出部分，用于从和向外部输入和输出所述信号；其中所述基带信号处理部分包括一个算术设备，所述算术设备包括数据存储器，用于以在相同时间处的路径选择信号被分成多个组的方式存储路径选择信号；桶形移位器，用于移位从所述数据存储器读出的数据；移位寄存器，用于接收由所述桶形移位器移位到MSB的一个位；数据转换装置，用于通过对在所述移位寄存器中规定位位置处置位的数据进行转换以执行用于产生由所述桶形移位器执行的移位量的维特比译码处理来产生由所述桶形移位器执行的移位量；地址产生装置，用于输出所述数据存储器中的地址；和地址转换装置，用于根据从所述地址产生装置输出的地址和所述移位寄存器中规定位位置的值来产生从所述数据存储器读出的所述组的地址。
13.根据权利要求12所述的无线台设备，其中所述调制部分具有一个扩展部分，和所述解调部分具有一个解扩部分；和其中所述无线台执行CDMA(码分多址)通信。
14.根据权利要求12所述的无线台设备，其中经过所述输入-输出部分输入或输出的所述信号是声音信号，和所述输入输出部分包括用于将声音信号转换成电信号和将所述电信号转换成声音信号的转换装置，和所述无线台设备是无线移动台设备。
15.根据权利要求12所述的无线台设备，其中所述无线台设备是无线基地台设备。
全文摘要
一种算术设备,包括用于存储路径选择信号的存储器、用于移位从该存储器读出的数据的桶形移位器、用于接收由桶形移位器移位到MSB的一个位的移位寄存器、用于通过对在移位寄存器中规定位位置处置位的数据进行转换来产生由桶形移位器执行的移位量的装置、用于输出地址的地址产生装置、用于通过该地址和在移位寄存器中规定位位置的值相结合而产生必须被读出的组的地址。因此,在维特比译码中的回溯处理可以用小位宽执行。
文档编号H03M13/41GK1182909SQ9712257
公开日1998年5月27日 申请日期1997年10月15日 优先权日1996年10月15日
发明者石川利広, 铃木秀俊 申请人:松下电器产业株式会社