专利名称：能高速且稳定地传递信号的半导体装置的制作方法
技术领域：
本发明涉及包括逻辑电路和/或存储电路的半导体装置中的输出电路，特别是涉及设置在半导体集成电路芯片的输出级中的能高速且稳定地传递信号用的输出电路的结构。
随着半导体集成电路工作的高速化，相应地在多个集成电路装置之间传递的信号也能被高速地传递。这时，需要缩短被传递的信号的传递时间(上升时间及下降时间)。在信号振幅大的情况下，由信号线之间的电容耦合引起的串音噪声、产生信号的振铃的开关噪声、与信号线的高速充放电相伴随的电磁辐射、以及消耗功率增大的问题变得更加明显。为了解决这样的问题，可以考虑将信号振幅减小后传递信号的各种方法，已知有在信号输入侧设置终端电阻，使信号振幅小于该终端电阻的方法。作为抑制这样的信号振幅的方法，提出了SSTL 3(StubSeries Terminated Logic for 3.3V)中的Ⅰ类方式等。
另外，作为这样的限幅电路，有特开平6-326591号公报中所示的电路。
可是，在利用这样的终端电阻来限制信号振幅的情况下，信号电平由输出电路中包括的晶体管(MOS晶体管)导通时的电阻(导通电阻)和终端电阻的电阻比决定，但产生直流电流通过输出电路中的呈导通状态的晶体管从该终端电阻通过传输路径流动、消耗电流增大的问题。
另外，终端电阻的阻值由传输线路的固有阻抗值决定(这是为了实现阻抗匹配，以便不产生由信号的反射引起的波形失真)。因此，在信号振幅已被决定了的情况下，由于预先规定了该终端电阻的阻值，所以为了相应地实现所需要的限幅，该输出电路的最后输出级的晶体管导通电阻大致能单值的决定。在非饱和区中，MOS晶体管的漏电流和漏-源之间的电压之比，由沟道宽度和沟道长度之比β的函数给出。如果确定导通电阻，则该系数β的值也确定，相应地也预先确定该输出MOS晶体管的电流驱动力。因此，该输出电路的输出受到限制，难以高速驱动许多电路。
为了解决用上述这样的终端电阻实现小振幅工作的结构中的问题，提出了调整输出电路的工作电源电压电平，输出电路本身限制输出信号振幅的结构(例如参照特开平6-326591号公报)。
图53是现有的半导体集成电路装置的输出部的结构图，例如示于上述已有的技术文献。
在图53中，现有的半导体集成电路装置CH包括根据内部生成的基准电压VTT，生成比电源电压VCC低的内部电源电压VCC1的电源电路PW1；根据基准电压VTT生成比接地电压VSS高的另一内部电源电压VSS1的电源电路PW2；以及将该内部电源线CL上的内部电源电压VCC1及内部接地线SL上的另一电源电压VSS1作为两个工作电源电压进行工作，根据来自内部的信号NI驱动输出节点ND，生成传递给图中未示出的对方芯片的输出信号OUT的输出电路OB。稳定电容C连接在内部电源线CL和内部接地线SL之间。
输出电路OB由CMO倒相器构成，而CMO倒相器由p沟道MOS晶体管Qa和n沟道MOS晶体管Qb构成。
电源电路PW1及PW2生成的内部电源电压VCC1及VSS1的电平由以下因素决定，即由设置在对方芯片上的终端电阻的阻值、MOS晶体管Qa及Qb的导通电阻及该输出信号OUT的输出电压VOUT、以及对方芯片中的输入信号电压VIN来决定。
基准电压VTT被设定为电源电压VCC的中间值VCC/2大小的电压电平(VSS=0V)。其次，参照图54所示的信号波形图，说明该图53所示的半导体集成电路装置的信号输出工作情况。
电源电路PW1输出比电源电压VCC低的内部电源电压VCC1，另外，电源电路PW2输出比该接地电压VSS高的另一内部电源电压VSS1。内部电路将电源电压VCC及接地电压VSS作为两个工作电源电压进行工作，内部信号NI的电平在该电源电压VCC和接地电压VSS之间变化。
内部信号NI呈低电平时，在输出电路OB中，MOS晶体管Qa呈导通状态，MOS晶体管Qb呈截止状态，输出信号OUT保持着由终端电阻和该MOS晶体管Qa的导通电阻决定的电压电平。如果内部信号NI从低电平上升到高电平，MOS晶体管Qa便转变到截止状态，而MOS晶体管Qb则转变到导通状态。如果该内部信号NI和另一内部电源电位VSS1的电压之差比MOS晶体管Qb的阈值电压高，则输出节点ND开始放电，输出信号OUT的电压电平下降。最后，该输出信号OUT下降到由终端电阻和MOS晶体管Qb的导通电阻决定的电压电平。在不存在终端电阻的情况下，该输出信号OUT的高电平(VOH)为内部电源电压VCC1的电平，另外在不存在终端电阻的情况下，输出信号OUT的低电平(VOL)为另一内部电源电压VSS1的电平。
在该图53所示的半导体集成电路装置的结构中，在存在终端电阻的情况下，通过将内部电源电压VCC1及VSS1的电压电平设定为适当的值，来调整MOS晶体管Qa及Qb的导通电阻值。
例如，如图55所示，可以考虑包括差分放大器DA的结构，即对方芯片CHa的输入部通过终端电阻RT，在负输入端接收输入信号VIN(图53所示的集成电路装置CH的输出信号OUT)，而且在正输入端接收输入信号VIN的差分放大器DA。该差分放大器DA的负输入端保持于基准电压VTT。终端电阻RT与传送输出信号OUT的传送路径的特性阻抗一致地确定其电阻值。现在，设该终端电阻RT的阻值为50Ω，图53所示的输出信号OUT及输入信号VIN的低电平为VTT-400mV，另外图53所示的输出电路OB的晶体管Qa及Qb的导通电阻为25Ω。这时，低电位内部电源电压VSS1的值设定为VTT-600mV。同样，输出信号OUT及输入信号VIN的高电平为VTT+400mV时，内部电源电压VCC1被设定为VTT+600mV。这时，与晶体管Qa及Qb的导通电阻相一致地确定内部电源电压VCC1及VSS1的电压电平。反过来说，通过变更该内部电源电压VCC1及VSS1的电压电平，变更晶体管Qa及Qb的导通电阻，相应地调整电流驱动力。如此谋求实现必要的输出。
另外，谋求在未设置该终端电阻RT的情况下防止直流电流在该终端电阻RT及输出电路OB中包括的呈导通状态的MOS晶体管和基准电压VTT电源(对方芯片CHa内)之间流动。即使在这种情况下，其输出信号OUT的电压电平也由内部电源电压VCC1及VSS1决定，相应地谋求实现小振幅工作。
图56是图53所示的电源电路PW1的结构图。在图56中，电源电路PW1包括串联连接在电源线VL和节点NDb之间的高电阻的电阻元件Ra及Rb；栅及漏连接在节点NDb上的n沟道MOS晶体管Qc；以及漏连接在电源线VL上、且栅连接在节点NDa上的n沟道MOS晶体管Qd。MOS晶体管Qc在其源极接收基准电压VTT。MOS晶体管Qd的源与内部电源线CL连接，将内部电源电压VCC1输出到该内部电源线CL上。
在该图56所示的电源电路PW1的结构中，微小电流流过高电阻的电阻元件Ra及Rb，相应地MOS晶体管Qc以二极管方式工作。因此，节点NDb的电压电平由VTT+｜Vth｜给出。这里，Vth表示MOS晶体管Qc的阈值电压。电阻元件Ra及Rb的连接节点NDa的电压电平由电阻元件Ra及Rb的电阻比决定。现在，当电阻元件Ra及Rb的电阻值相等时，节点NDa的电压电平以接地电压VSS为基准，由下式给出。
(VCC+VTT+Vth)/2=(3/4)VCC+(Vth/2)输出级的MOS晶体管Qd由于其栅电压比电源电压VCC低(Vth＜VTT=VCC/2)，所以按源跟随器方式工作，因此内部电源线CL上的内部电源电压VCC1由下式给出。
VCC1=(3/4)VCC-(1/2)Vth通过将电阻元件Ra及Rb的电阻比设定为适当的值，能调整用上式表示的内部电源电压VCC1的值。这时，内部电源电压VCC1随着电源电压VCC的电压电平而变化。电源电路PW2的结构也可以是与该图56所示的电源电路同样的结构，如果变更电压极性及晶体管的导电类型就能实现。这时，低电位内部电源电压VSS1由下式给出VTT/2+Vthp/2=VCC/4+Vthp/2式中，Vthp表示p沟道MOS晶体管的阈值电压的绝对值。因此，如果这些阈值电压Vth及Vthp相等，则能输出以基准电压VTT(=VCC/2)为中心、上下振幅分别为VCC/4-Vth/2的信号。
可是，在该图56所示的电源电路结构的情况下，电流从电源线VL通过电阻元件Ra及Rb、以及MOS晶体管Qc流动，该基准电压VTT的电压电平变化，因此，不能准确地将内部电源电压VCC1及VSS1的电压电平设定成所希望的电压电平。另外，由于信号相距高电平及低电平中心的振幅不同，信号振幅的对称性被破坏，所以用高电平及低电平确定输入信号的时序也不同，因此在假定为最坏的情况下，有必要确定输入信号判断时序，从而不能保证高速工作。
另外，由于信号从输出电路传递给许多半导体集成电路装置，所以有大电流流动。这时要求由图53所示的稳定电容C补偿该消耗电流。可是，在输出大的情况下，为了补偿大的消耗电流，就必须有具有大容量的稳定电容。可是，在半导体集成电路装置的有限的区域内难以实现这样的稳定电容，从而存在不能稳定地生成内部电源电压这样的缺点。
另外，在该现有技术的结构中，电源电压VCC及接地电压VSS的中间电压VTT在半导体集成电路装置内部生成，且被设定为电源电压VCC/2的电压电平。因此，在半导体集成电路装置(半导体芯片)内发生该内部电源电压变化的情况下，各半导体集成电路装置(半导体芯片)的基准电压电平不同，在半导体集成电路装置之间进行信号的收发时，其基准电压电平也不同，所以存在不能进行正确的信号的发送与接收的问题。
本发明的目的在于提供一种能经常稳定地生成具有以恒定的电压电平为中心的振幅的输出信号的半导体集成电路。
本发明的另一目的在于提供一种能输出具有以不依赖于电源电压的电压电平为中心的信号振幅的信号的半导体集成电路。
本发明的另一目的在于提供一种能实现包括面积效率好的稳定电容的输出信号振幅限制功能的半导体集成电路。
本发明的另一目的在于提供一种即使在信号输出时也能稳定地输出所希望的电压电平的信号的半导体集成电路。
本发明的另一目的在于提供一种即使在信号输出时也能稳定地生成其工作电源电压的变化受到充分地抑制的输出信号的半导体集成电路。
本发明的第一方面的电路包括连接在第一节点和输出节点之间、根据内部信号将输出节点和第一节点导电性地连接起来的第一MOS晶体管；连接在第二节点和输出节点之间、根据内部信号互补地与第一MOS晶体管导通，将输出节点和第二节点导电性地连接起来的第二MOS晶体管；在具有高输入阻抗的输入部接收基准电压，生成在该基准电压和第一电压源节点的电压之间的恒定电压的第一电压发生装置；在具有高输入阻抗的输入部接收基准电压，生成在该基准电压和第二电源节点电压之间的恒定电压的第二电压发生装置；根据第一电压发生装置的输出电压和第一节点上的电压之差，将电流从第一电压源供给第一节点的第一内部电源装置；以及根据第二电压发生装置的输出电压和第二节点上的电压之差，使电流从第二节点流到与第一电压源不同的第二电压源的第二内部电源装置。
本发明的第二方面的电路包括发生比第一电压源上的电压低的电压、并传递给第一节点的第一电压发生电路；发生比第二电压源上的电压高的电压、并传递给第二节点的第二电压发生电路；连接在第一节点和第二节点之间、根据供给的内部信号，将该第一或第二节点上的电压中的一个电压电平的信号传递给输出节点的输出装置；与第一节点连接的第一电容元件；与第二节点连接的第二电容元件；以及连接在第一节点和第二节点之间的第三电容元件。
本发明的第三方面的电路包括发生比第一电压源上的电压低的电压、并传递给第一节点的第一电压发生电路；发生比第二电压源上的电压高的电压、并传递给第二节点的第二电压发生电路；将这些第一及第二节点上的电压作为两个工作电源电压而工作，根据供给的内部信号，驱动输出节点的输出装置；连接在第一节点和接收与第一电压源同一极性的电压的第一基准节点之间的第一电容元件；连接在第二节点和接收与第二电压源同一极性的电压的第二基准节点之间的第二电容元件；连接在第一节点和第二基准节点之间的第三电容元件；以及连接在第二节点和第一基准节点之间的第四电容元件。
由于在具有高输入阻抗的输入部接收基准电压，生成内部电源电压，所以内部电源电压发生工作对基准电压没有影响，相应地基准电压能稳定地保持在所希望的电压电平，因此，能稳定地生成具有所希望的电压电平的内部电源电压。相应地能稳定地生成具有所希望的小振幅的输出信号。
另外，由于并联地将两个电容元件分别连接在第一及第二节点上，所以在电路工作时能使这些第一及第二节点的电压稳定，能稳定地输出希望的电压电平的信号。
图1是具体地表示本发明的实施例1的半导体集成电路的主要部分的结构图。
图2是表示半导体集成电路互相连接的图。
图3是表示图1及图2所示的半导体集成电路的工作的信号波形图。
图4是简略地表示应用本发明的系统的结构图。
图5是表示本发明的实施例2的半导体集成电路的主要部分的结构图。
图6是表示本发明的实施例3的半导体集成电路的主要部分的结构图。
图7是表示本发明的实施例4的半导体集成电路的主要部分的结构图。
图8是表示本发明的实施例5的半导体集成电路的主要部分的结构图。
图9是表示本发明的实施例6的半导体集成电路的主要部分的结构图。
图10是简略地表示本发明的实施例7的半导体集成电路的主要部分的结构图。
图11是简略地表示本发明的实施例8的半导体集成电路的主要部分的结构图。
图12是简略地表示本发明的实施例8的变更例的结构图。
图13A、B是简略地表示本发明的实施例9的半导体集成电路的主要部分的结构图。
图14是简略地表示本发明的实施例10的半导体集成电路的主要部分的结构图。
图15是表示本发明的实施例11的半导体集成电路的主要部分的结构图。
图16是表示本发明的实施例12的半导体集成电路的主要部分的结构图。
图17是表示本发明的实施例1 3的半导体集成电路的主要部分的结构图。
图18是表示本发明的实施例14的半导体集成电路的主要部分的结构图。
图19是表示本发明的实施例15的半导体集成电路的主要部分的结构图。
图20是表示本发明的实施例16的半导体集成电路的主要部分的结构图。
图21是表示本发明的实施例1 7的半导体集成电路的主要部分的结构图。
图22是表示本发明的实施例18的半导体集成电路的主要部分的结构图。
图23是表示本发明的实施例19的半导体集成电路的主要部分的结构图。
图24是表示本发明的实施例20的半导体集成电路的主要部分的结构图。
图25是简略地表示本发明的实施例21的半导体集成电路的总体结构图。
图26是表示图25所示的基准电压发生电路的结构之一例图。
图27是简略地表示本发明的实施例22的半导体集成电路的总体结构图。
图28是简略地表示本发明的实施例23的半导体集成电路的总体结构图。
图29是简略地表示图28所示的DRAM电路的结构图。
图30是简略地表示图29所示的DRAM电路的结构图。
图31是表示将DRAM中的MOS电容器和存储单元电容器的电容值作为存储容量的函数的图。
图32是简略地表示本发明的实施例23中的DRAM存储单元的剖面结构图。
图33是简略地表示本发明的实施例23中的第一稳定电容的剖面结构图。
图34是简略地表示图33所示的稳定电容的平面布局35A是表示图33及图34所示的稳定电容的单位电容元件的等效电路图，35B是表示稳定电容的等效电路图。
图36A及36B是表示图33所示的稳定电容至输出电路的连接形态图。
图37A是简略地表示本发明的实施例23中的第二稳定电容的剖面结构图，37B是表示其等效电路图。
图38A是简略地表示本发明的实施例23中的第三稳定电容的剖面结构图，38B是表示其等效电路图。
图39是简略地表示本发明的实施例23的半导体集成电路的另一结构图。
图40是表示本发明的实施例24中的稳定电容元件的第一连接形态图。
图41是表示本发明的实施例24中的稳定电容元件的第二连接形态图。
图42是表示本发明的实施例24中的稳定电容元件的第三连接形态图。
图43是表示本发明的实施例24中的稳定电容元件的第四连接形态图。
图44是表示从图43所示的稳定电容元件的内部电源节点看到的电容的等效电路图。
图45A及图45B是表示图43所示的稳定电容元件与各电容元件的电容值的合成电容的关系曲线图。
图46A及图46B是更详细地表示图45所示的合成电容值的最大值附近区域的图。
图47是表示本发明的实施例24中的稳定电容元件的第五连接形态图。
图48是表示本发明的实施例24中的稳定电容元件的第六连接形态图。
图49是表示本发明的实施例24中的稳定电容元件的第七连接形态图。
图50是表示本发明的实施例24中的稳定电容元件的第八连接形态图。
图51是表示本发明的实施例24中的稳定电容元件的第九连接形态图。
图52是简略地表示应用本发明的实施例24的半导体集成电路的输出部分的结构图。
图53是简略地表示现有的半导体集成电路的输出部分的结构图。
图54是表示图53所示的半导体集成电路的工作的信号波形图。
图55是简略地表示现有的半导体集成电路的信号输入部分的结构图。
图56是表示图53所示的电源电路的结构图。图1是表示本发明的实施例1的半导体集成电路的信号输出部分的结构图。在图1中，该半导体集成电路1包括通过高输入电抗接收基准电压Vref，根据该基准电压Vref，生成在基准电压Vref和电源电压VCC之间的电压VCa的第一电压发生电路2；通过高输入电抗接收基准电压Vref，根据该基准电压Vref，生成在接地电压VSS和基准电压Vref之间的电压VSa的第二电压发生电路3；连接在供给电源电压VCC的第一电压源VCC(用同一符号表示电压源及其电压)和第一节点4之间，根据从该第一电压发生电路2供给的电压VCa，生成内部电源电压V4，并传递给第一节点4的第一电源电路5；连接在供给接地电压VSS的第二电压源VSS和第二节点7之间，根据来自第二电压发生电路3的电压VSa，生成低电位内部电源电压，并传递给第二节点7的第二电源电路8；以及根据内部信号IN，将第一节点4及第二节点7上的电压之一传递给输出节点9的输出电路10。
第一电源电路5包括连接在第一电压源VCC和第一节点4之间的p沟道MOS晶体管5a；以及对来自第一电压发生电路2的电压VCa和第一节点4上的高电位内部电源电压V4进行比较，根据该比较结果，调整p沟道MOS晶体管5a的电导的比较电路5b。该比较电路5b由在正输入端接收第一节点4上的电压V4、在负输入端接收来自第一电压发生电路2的电压VCa的差分放大器构成。
第二电源电路8包括连接在第二电压源VSS和第二节点7之间的n沟道MOS晶体管8a；以及对来自第二电压发生电路3的电压VSa和第二节点7上的V7进行比较，根据该比较结果，调整n沟道MOS晶体管8a的电导的比较电路8b。比较电路8b由在正输入端接收第二节点7上的电压V7、在负输入端接收来自第二电压发生电路3的电压VSa的差分放大器构成。
在电压VCa比第一节点4上的电压V4高的情况下，比较电路5b的输出信号对应于该电压VCa和V4之差而呈低电平，MOS晶体管5a的电导增大，将电流从第一电压源VCC供给第一节点4，使电压V4的电压电平上升。另一方面，在电压V4比电压VCa高的情况下，该比较电路5b的输出信号呈高电平，MOS晶体管5a呈截止状态，将从第一电压源VCC至第一节点4的电流路径阻断。因此，第一节点4上的电压V4被保持在电压VCa的电平。
同样，在第二节点7上的电压V7比电压VSa高的情况下，比较电路8b的输出信号对应于上述两电压之差而呈高电平，MOS晶体管8a的电导增大，使电流从第二节点7流到第二电压源VSS，使电压V7的电压电平下降。另一方面，在电压V7比电压VSa低的情况下，比较电路8b的输出信号呈低电平，MOS晶体管8a呈截止状态，将从第二节点7至第二电压源VSS的电流路径阻断。因此，电压V7被保持在电压VSa的电压电平。
输出电路10包括接收内部信号IN后将其作为缓冲处理输出的缓冲器前级电路11；连接在第一节点4和输出节点9之间，根据来自该缓冲器前级电路11的信号而导通，将第一节点4和输出节点9导电性地连接起来的p沟道MOS晶体管(第一MOS晶体管)12；以及响应来自缓冲器前级电路11的信号，与该MOS晶体管12互补地导通，将输出节点9和第二节点7导电性地连接起来的n沟道MOS晶体管(第二MOS晶体管)13。MOS晶体管12导通时，将输出节点9驱动到第一节点4上的电压电平。MOS晶体管13导通时，将输出节点9驱动到第二节点7上的电压电平。
第一电压发生电路2包括串联连接在第一电压源VCC和第二电压源VSS之间的电阻元件24；以二极管方式连接的v个(v=0、1、2、…)n沟道MOS晶体管23；x个(x=0以上的整数)以二极管方式连接的p沟道MOS晶体管22；以及在栅电极接收基准电压Vref的p沟道MOS晶体管21。电阻元件24的阻值充分地大，在该第一电压发生电路2中从第一电压源VCC流到第二电压源VSS的电流被限制得足够小。因此，MOS晶体管23及22以二极管的方式工作，产生各自的阈值电压VTN及VTP的绝对值的电压降。
MOS晶体管21在其栅电极接收基准电压Vref。MOS晶体管的栅电极通过栅绝缘膜连接在内部节点上，以实现高输入阻抗。因此，在该第一电压发生电路2中即使有微小电流从第一电压源VCC流到第二电压源VSS，该电流也不会对基准电压Vref产生任何影响，基准电压Vref能稳定地被保持在所希望的电压电平。
第二电压发生电路3包括串联连接在第一电压源VCC和第二电压源VSS之间的n沟道MOS晶体管31；以二极管方式连接的n沟道MOS晶体管32；以二极管方式连接的p沟道MOS晶体管33；以及电阻元件34。在该第二电压发生电路3中y个(y=0、1、…的整数)n沟道MOS晶体管32及w个(w=0、1、2、…)p沟道MOS晶体管33利用高阻值的电阻元件34，以二极管方式工作，产生各自的阈值电压VTN及VTP的绝对值。MOS晶体管31在其栅电极接收基准电压Vref，以源跟随器的方式工作。在该第二电压发生电路3中，基准电压Vref被供给MOS晶体管31的栅，同样能实现高输入阻抗，第二电压发生电路3中的电流不会对该基准电压Vref产生影响，能稳定地将基准电压Vref保持在恒定的电压电平。
该半导体集成电路装置1还包括连接在第一电压源VCC和第一节点4之间的稳定电容15、以及连接在第二节点7和第二电压源VSS之间的稳定电容18。这些稳定电容15及18的电容值被设定得比装置外部的负载电容19的电容值大得多。其次，说明该图1所示的电路的工作情况。
在第一电压发生电路2中电阻元件24的阻值被设定得MOS晶体管21~23的等效电阻值(导通电阻)大得多，MOS晶体管22及23以二极管方式工作，另外MOS晶体管21以源跟随器的方式工作。因此，从该电阻元件24和MOS晶体管23的连接节点2a输出的电压VCa可用下式表示VCa=Vref+｜VTP|+x·｜VTP|+v·VTN……(1)式中，x、v=0、1、2、…MOS晶体管5a根据比较电路5b的输出信号，其栅电位被设定为与电压VCa及V4之差对应的电压电平，用下式表示的电压V4被传递给第一节点4V4=Vca……(2)同样，在第二电压发生电路3中，MOS晶体管31也以源跟随器的方式工作，传递比基准电压低阈值电压VTN的电压的电压，MOS晶体管32及33以二极管方式工作，产生各自的阈值电压VTN及VTP的绝对值的电压降。因此来自MOS晶体管33和电阻元件34的连接节点3a的电压Vsa可用下式表示VSa=Vref-VTN-y·VTN-w·|VTP｜……(3)式中，y、w=0、1、2、…MOS晶体管8a根据第二节点7的电压V7和电压VSa之差，设定其栅电压。因此通过该第二电源电路8的工作，用下式表示的电压V7被传递给第二节点7V7=VSa……(4)输出电路10根据内部信号IN驱动输出节点9时，该第一节点4上的电压V4或第二节点7上的电压V7被传递给输出节点9。因此，被输出给该输出节点9的信号的高电平的电压及低电平的电压被设定为用上述的式(2)及(4)表示的值。通过变更第一电压发生电路2中的以二极管方式连接的MOS晶体管22及23的个数x的值，能使该第一节点4上的电压V4的电平从Vref开始，以VTP或VTN的幅度依次呈台阶式地变更。另外，第二节点的电压V7也能以VTN或｜VTP｜的幅度呈台阶式地变更。
图2是表示两个半导体集成电路的连接形态之一例图。在图2中，来自半导体集成电路1a的输出信号OUT被传送给半导体集成电路1b。该半导体集成电路1a中包括的输出电路10的输出节点9通过传送路径TML被连接在半导体集成电路1b中包括的输入电路1ba上。该输入电路1ba对基准电压Vref和通过传送路径TML供给的信号进行比较，根据该比较结果，生成内部信号φ。该输入电路1ba由差分放大电路构成。即，决定输出电路10输出的信号OUT的振幅的基准电压Vref被用作对方半导体集成电路1b中的输入电路的输入信号的逻辑判断电平的基准。该基准电压Vref从芯片外部供给。
现在考虑在图1所示的结构中，第一电压发生电路2中的以二极管方式连接的p沟道MOS晶体管22的个数x为1，另外n沟道MOS晶体管223的个数v为0，另外第二电压发生电路3中包括的以二极管方式连接的n沟道MOS晶体管32的个数y为1，而且p沟道MOS晶体管33的个数w为0的情况。这时，第一节点4上的电压V4及第二节点7上的电压V7可用下式表示V4=Vref+2·｜VTP｜V7=Vref-2·VTN因此，如图3所示，从该输出电路10输出给输出节点9的信号OUT的高电平为Vref+2·｜VTP｜，低电平为Vref-2·VTN。因此，输出信号OUT以基准电压Vref为中心，在上方按2·｜VTP｜变化，在下方按2·VTN变化。通常，p沟道MOS晶体管的阈值电压的绝对值|VTP｜和n沟道MOS晶体管的阈值电压VTN的值大致相等。因此能输出以基准电压Vref为中心变化大小几乎相同的信号。
在输入侧半导体集成电路1b中，输入电路1ba将基准电压Vref作为比较基准，判断通过该传送路径TML供给的信号的电压电平。通过传送路径TML传送的信号OUT具有以基准电压Vref为中心向上及向下相同的振幅值。因此，在输入电路1ba中，其输入信号的高电平及低电平的确定时间也相同，也能高速且准确地判断输入信号的电压电平从而生成内部信号φ。
如上述的SSTL-3的I类方式所示，该基准电压Vref可以设定为0.45VDDQ的电压电平，或者也可以设定为VCC/2电位电平。为了保持与SSTL 3的I类方式等的互换性，基准电压Vref最好为0.45VDDQ。这里，电压VDDQ是只在输出电路的最后一级中用的电源电压。如图4所示，现在考虑从外部将基准电压Vref一同供给分别形成半导体集成电路的半导体芯片#0～#n的结构。在此情况下，基准电压Vref不管这些半导体芯片#0～#n的工作状况如何，总是保持恒定的电压电平。另外，假设即使基准电压Vref变化，该半导体芯片#0～#n的输出电路输出的信号是以基准电压Vref为中心的信号，同样该输出信号电平也随着基准电压Vref的变化而变化。基准电压Vref也被用作输入电路的比较基准电压。因此，例如即使基准电压Vref的电压电平变化，在输入侧的半导体集成电路装置中也能准确地判断其输入信号的逻辑电平，即使在基准电压Vref变化时，也不会发生输入信号的判断错误，能保证电路准确地工作。
在图1所示的电路中，负载电容19连接在输出节点9上。该负载电容19的电容值随输出电路10的输出而变化。在输出电路工作时，通过MOS晶体管5a及8a进行充放电。现在考虑MOS晶体管12导通，负载电容19被充电到高电平的工作。这时，为了高速工作，需要高速地进行对该负载电容19的充电。该MOS晶体管5a的栅电压由比较电路5b的输出信号决定，在稳定状态下呈截止状态。为了防止发生振铃(ringing)，使比较电路5b的工作电流较小，使响应速度较慢，抑制MOS晶体管5a转变到极强的导通状态。因此，难以高速地将电流从第一电压源2供给第一节点4。为了不发生振铃而高速地供给电流，将第一电容元件(稳定电容)15连接在第一电压源VCC和第一节点4之间。当第一节点的电压急剧下降时，电荷便从该第一电容元件(稳定电容)1 5被传递给负载电容19。这时的第一节点4的电压电平由电容15及19的电容值的比例决定。由于通过该电荷的移动来抑制第一节点4的电压电平下降，所以稳定电容15的电容值最好比该负载电容19的电容大很多。实际上考虑该稳定电容15的占有面积，使负载电容19和稳定电容15的电容比为1比10以上，最好设定在1比100以上。因此，能不发生振铃而抑制第一节点4的电压下降，高速地将负载电容19充电至规定的电压电平。
例如，在高速系统中，负载电容19的电容值为50pF(50×10-12F)左右，因此，该稳定电容15的电容值为5nF(5·10-9F)左右。即使在负载电容19放电时，MOS晶体管8a也在饱和区工作，其等效电阻较高，难以使该第二节点7的电荷高速放电。因此，在这种情况下，稳定电容(第二电容元件)18吸收所供给的电荷，实现高速放电。因此，即使在这种情况下，稳定电容18的电容值也比负载电容19的电容值大很多，具有与稳定电容15相同的电容值。
如上所述，按照本发明的实施例1，由于使用具有高输入阻抗的电压发生电路，根据基准电压生成内部电压，并生成决定输出信号振幅的内部电源电压，所以内部电压发生工作不会影响基准电压，能稳定且准确地生成呈所希望的电压电平的内部电压。
另外，由于用比较电路和能利用该比较电路的输出信号调整电导的驱动元件构成电源电路，所以能准确地生成呈规定的电压电平的内部电源电压。
另外，通过构成将基准电压从外部一同供给许多半导体集成电路的结构，即使在集成电路工作时，基准电压的电平也不会受到影响，能够不受电路工作时的电源噪声的影响而稳定且准确地生成呈恒定电平的内部电压。
另外，由于将输出信号振幅的中心值设定为作为输入信号的高电平及低电平的判断基准的基准电压，所以即使该基准电压例如发生变化，也能不受该基准电压变化的影响而在对方稳定且准确地判断输入信号的逻辑电平。
另外，由于将稳定电容分别连接在内部电源电压供给节点、即第一及第二节点上，所以利用这些稳定电容，在信号输出时能高速地进行充放电，能一边抑制电源噪声，一边可靠地高速地进行输出节点的充放电，能实现高速工作的输出电路。图5是表示本发明的实施例2的半导体集成电路的输出部的结构图。在该图5所示的结构中，在第一电压发生电路2中，其栅电极连接成接收接地电压的p沟道MOS晶体管25被连接在第一电压源VCC和内部节点2a之间，作为低电阻元件用。另外，在第二电压发生电路3中，在内部节点3a和第二电压源之间，其栅电极被连接在第一电压源VCC上的n沟道MOS晶体管35用作低电阻元件。其它结构与图1所示的结构相同，对应的部分标以同一参照符号，其详细说明从略。
在该图5所示的结构中，p沟道MOS晶体管25及n沟道MOS晶体管35都有较高的沟道电阻。该高沟道电阻通过减少沟道区的注入杂质量来实现。通常，与多晶硅等电阻元件相比，通过将具有高沟道电阻的p沟道MOS晶体管25及n沟道MOS晶体管35作为低电阻元件利用，能减少电阻元件的占有面积，相应地能减少芯片面积(这是因为MOS晶体管每单位面积的电阻值比通常的多晶硅等电阻元件的大)。
如上所述，按照本发明的实施例2，由于使用MOS晶体管作为电压发生电路中的供给微小电流用的电阻元件，所以能减少电阻元件形成区的占有面积，相应地能减少芯片面积。图6是表示本发明的实施例3的半导体集成电路的信号输出部的结构图。该图6所示的半导体集成电路与图1所示的半导体集成电路在以下方面不同。
即，第一电压发生电路2在内部节点2a和在栅电极接收基准电压Vref的p沟道MOS晶体管21之间包括x个n沟道MOS晶体管22a、以及以二极管方式连接的v个p沟道MOS晶体管23。这里，x、v为0、1、2、…的整数。
在第二电压发生电路3中，在栅电极接收基准电压Vref的n沟道MOS晶体管31和节点3a之间设有y个以二极管方式连接的p沟道MOS晶体管32a、以及以二极管方式连接的w个p沟道MOS晶体管33。这里，y、w为0、1、2、…的整数。其它结构与图1所示的结构相同，对应的部分标以同一参照符号。另外，在第一电压发生电路2中连接在第一电压源VCC和内部节点2a之间的电阻元件(Z)也可以是图1所示的多晶硅电阻，也可以使用MOS晶体管，因此用参照符号2a表示。同样，在第二电压发生电路3中，也可以将多晶硅电阻及MOS晶体管两者之一用作该内部节点3a和第二电压源VSS之间的电阻元件(Z)，且用符号34a表示该电阻元件。
从第一电压发生电路2发生的内部电压VCa可用下式表示VCa=Vref+｜VTP｜+x·VTN+v·VTN来自第二电压发生电路3的内部电压VSa可用下式表示VSa=Vref-VTN-y·｜VTP｜-w·｜VTP｜因此，第二节点7上的电压V7可用下式表示V7=Vref-VTN-(y+w)·｜VTP｜现在设x=y=1，v=w=0，第一节点4上的电压V4和第二节点7上的电压V7可用下式表示V4=Vref+｜VTP｜+VTNV7=Vref-｜VTP｜-VTN因此，输出给输出节点9的信号具有以基准电压Vref为中心向上及向下的｜VTP｜+VTN大小的振幅。因此，基准电压Vref和高电平电压之差与基准电压Vref和低电平电压之差相等，作为MOS晶体管可以采用任意导电型的MOS晶体管。在第一电压发生电路2及第二电压发生电路3中，能满足以二极管方式连接的MOS晶体管的个数相等的条件即可。
如上所述，按照本发明的实施例3，由于在第一及第二各电压发生电路中，用同一导电型的MOS晶体管构成修正电平用的以二极管方式连接的MOS晶体管，所以能容易地生成所希望的电压电平的内部电压，另外，能获得与实施例1同样的效果。图7是表示本发明的实施例4的半导体集成电路的信号输出部的结构图。该图7所示的半导体集成电路与图1所示的半导体集成电路在以下方面不同。即第一电压发生电路2被连接在供给比电源电压VCC高的升压电压VPP的第三电压源VPP和供给接地电压VSS的第二电压源VSS之间。第二电压发生电路3被连接在供给电源电压VCC的第一电压源VCC和发生比接地电压VSS低的负的电压VBB的第四电压源VBB之间。其它结构与图1所示的结构相同，对应的部分标以同一参照符号。
当MOS晶体管21、22及23全部呈导通状态时，能稳定地发生来自第一电压发生电路2的内部电压VCa。因此，该第一电压发生电路2至少需要VTN+｜VTP｜大小的电压作为其一个工作电源电压。另外，内部电压VCa呈Vref+｜VTP｜以上的电压电平，该第一电压发生电路2需要将比该内部电压VCa高的电压电平的电压作为其一个工作电源电压。
为了降低该半导体集成电路的消耗电流，而且为了使其内部工作高速化(以高速进行内部信号线的充放电)，存在电源电压VCC被设定为2.2V及1.2V等的低的电压电平的趋势。在这样的低电源电压下，一般认为根据MOS晶体管21、22及23的阈值电压的大小，不能生成该必要的电压电平的内部电压。即使在这样的情况下，通过利用比该电源电压VCC高的升压电压VPP作为一个工作电源电压，即使在低电源电压下，也能稳定地生成所希望的电压电平的内部电压VCa，能扩大该输出电路的工作电源电压范围。
同样，在第二电压发生电路3中，内部电压VSa也是Vref-VTN电压电平以下的电压电平。因此即使在此情况下，例如在基准电压Vref为VCC/2的电压电平的情况下，在低电源电压下，一般认为根据该MOS晶体管31、32及33的阈值电压电平的值，在利用接地电压VSS作为另一工作电源电压的情况下，不能生成所希望的电压电平的内部电压VSa。即使在这样的情况下，通过利用负电压VBB，将MOS晶体管31、32及33全部维持在导通状态，也能生成必要的电压电平的内部电压VSa，即使在低电源电压下，也能稳定地生成所希望的电压电平的内部电压VSa，相应地能容易地扩大工作电源电压VCC的电压范围。
另外，通过利用电容器的充电工作的一般的充电泵电路，例如能发生例如升压电压VPP及负电压VBB。特别是在后文说明的动态型半导体存储装置的情况下，为了驱动字线，以及为了对半导体衬底区施加电压，该半导体集成电路可设有发生升压电压VPP的电路及发生负电压VBB的电路，并利用这些电路。可是，这些升压电压VPP及负电压VBB也可以从外部供给。
如上所述，按照本发明的实施例4，由于为了发生内部电压而利用比电源电压VCC高的升压电压VPP及比接地电压VSS低的负电压VBB，所以即使在低电源电压下，能稳定地生成所希望的电压电平的内部电压，相应地也能稳定地生成所希望的电压电平的内部电源电压(第一及第二节点上的电压)，能实现工作电源电压范围宽的输出电路。
图8是表示本发明的实施例5的半导体集成电路的信号输出部的结构图。该图8所示的半导体集成电路除了下述的方面以外，与图1所示的半导体集成电路的结构实际上相同，对应的部分标以同一参照符号。
该实施例5的半导体集成电路的电阻元件41连接在第一节点4和第二电压源VSS之间，另外电阻元件42连接在第二节点7和第一电压源VCC之间。这些电阻元件41及42都具有高阻值，分别起上拉元件和下拉元件的作用。在第一节点4的电压电平下降了的情况下，第一电源电路5从第一电压源VCC供给电流，使该第一节点4的电压电平上升。可是，在该第一节点4的电压电平比规定的电压电平高的情况下，第一电源电路5内的MOS晶体管5a呈截止状态，而且稳定电容15也不吸收该电压上升，所以该第一节点4能保持上升的电压。这样的电压上升将在下述的一些情况下发生例如电路工作时消耗大的电流时；通过MOS晶体管5a供给大电流时；或MOS晶体管12进行高速开关工作而将高电平信号传递给输出节点9之后呈截止状态等的情况。在这样的第一节点4的电压上升时，利用下拉用的高阻值的电阻元件41，使该第一节点4的电压电平下降。因此，能使第一节点4稳定地保持所希望的电压电平，相应地能生成具有所希望的高电平电压的输出信号。
同样，在第二节点7的电压电平变高了的情况下，第二电源电路8使该第二节点7的电压电平下降。可是，当该第二节点7的电压电平比规定的电压电平低时，第二电源电路8内的MOS晶体管8a呈截止状态，第二节点7的电压电平保持低值。第二节点7的电压电平在下述情况下呈比规定的电压电平低的状态例如由于其输出节点9上附带的电导分量的作用而发生振铃等，发生了下冲(undershoot)情况等。当这样的第二节点7的电压电平变得比规定的电压电平低时，从第一电压源VCC通过高阻值的电阻元件42供给电流，使第二节点7的电压电平上升。电阻元件42起高电阻上拉元件的作用。
通过将下拉元件连接在该第一节点4上，而且将上拉元件连接在第二节点7上，在以源跟随器方式由晶体管在第一及第二节点上生成内部电压的结构中，也能稳定地保持所希望的电压电平的内部电源电压。图9是表示本发明的实施例6的半导体集成电路的主要部分的结构图。在图9中示出了半导体集成电路的输出电路10的结构。
在图9中，该输出电路10中包含的缓冲器前级电路11包括将输入信号IN的高电平电压变换成负电压VBB电平并输出的电平变换电路11a、以及将该输入信号IN的低电平电压变换成升压电压VPP电平的电平变换电路11b。
电平变换电路11a包括连接在第一电压源VCC和节点58之间、而且在其栅电极接收输入信号IN的p沟道MOS晶体管54；连接在第一电压源VCC和节点59之间、而且通过倒相器51在其栅电极接收输入信号IN的p沟道MOS晶体管55；连接在节点58和供给负电压VBB的第二电压源VSS之间、而且其栅电极连接在节点59上的n沟道MOS晶体管56；以及连接在节点59和第四电压源VBB之间、而且其栅电极连接在节点58上的n沟道MOS晶体管57。节点58连接在输出级的MOS晶体管(第一MOS晶体管)12的栅上。
电平变换电路11b包括连接在供给比电源电压VCC高的升压电压VPP的第三电压源VPP和节点64之间、而且在其栅电极连接在节点65上的p沟道MOS晶体管60；连接在第三电压源VPP和节点65之间、而且其栅电极连接在节点64上的p沟道MOS晶体管61；连接在节点64和第二电压源VSS之间、而且在其栅电极接收倒相器51的输出信号的n沟道MOS晶体管62；以及连接在节点65和第二电压源VSS之间、而且在其栅电极接收输入信号IN的n沟道MOS晶体管63。节点65连接在输出级的MOS晶体管(第二MOS晶体管)13的栅上。其次说明工作情况。
输入信号IN在电源电压VCC和接地电压VSS之间变化。当输入信号IN呈电源电压VCC电平的高电平时，在电平变换电路11a中，MOS晶体管54呈截止状态，MOS晶体管55呈导通状态。节点59通过MOS晶体管55被充电，其电压电平上升，相应地MOS晶体管56转变到导通状态。于是，节点58的电压电平下降，MOS晶体管57转变到截止状态。如果节点58的电压电平转变成负电压VBB电平，则MOS晶体管57完全呈截止状态，节点59被保持在电源电压VCC电平。
MOS晶体管12的栅连接在节点58上，并在栅电极接收负电压VBB。因此，MOS晶体管12呈较强的导通状态，高速地将电流从第一节点4供给输出节点9。另一方面，在电平变换电路11b中，MOS晶体管63呈导通状态，MOS晶体管62呈截止状态，节点65呈接地电压VSS电平，另一方面，节点64被保持在升压电压VPP电平。于是，MOS晶体管13的栅电压变得比第二节点7的电压电平低，从而呈较深的截止状态。MOS晶体管12呈较强的导通状态，输出节点9的电压电平迅速上升。
当输入信号IN呈低电平时，在电平变换电路11a中，MOS晶体管54呈导通状态，MOS晶体管55呈截止状态，节点58被充电到电源电压VCC电平，节点59被保持在负电压VBB电平。因此，MOS晶体管12在其栅电极接收比源极电压V4高的电源电压VCC而呈深的截止状态。另一方面，在电平变换电路11b中，MOS晶体管63呈截止状态，MOS晶体管62接收来自倒相器51的高电平的信号而呈导通状态。因此，节点64被放电至接地电压VSS,MOS晶体管61呈导通状态，节点65被充电到升压电压VPP电平。在此状态下，MOS晶体管13呈较强的导通状态，利用其较大的电导将电流从输出节点9放电到第二节点7。因此，输出节点9的电压电平快速下降。
如上所述，利用电平变换电路11a及11b，使MOS晶体管12及13导通时呈较强的导通状态，以增大这些MOS晶体管12及13的电导，实现输出节点9的高速充放电，能加快来自输出节点9的输出信号的变化速度。图10是表示本发明的实施例7的半导体集成电路的主要部分的结构图。在图10中示出了输出电路10的结构。在该图10所示的输出电路10的结构中，输出节点充电用的n沟道MOS晶体管12a及输出节点放电用的n沟道MOS晶体管13被用作输出级。为了补偿该n沟道MOS晶体管12a中的阈值电压的损失，设有电平变换电路11c，用于输出在升压电压VPP和接地电压VSS之间变化的信号。
该电平变换电路11c具有与图9所示的电平变换电路11b同样的结构，它包括连接在供给升压电压VPP的高(第三)电压源VPP和节点64a之间、而且其栅通过节点65a连接在n沟道MOS晶体管12a的栅上的p沟道MOS晶体管60a；连接在高电压源VPP和节点65a之间、而且栅连接在节点64a上的p沟道MOS晶体管61a；连接在节点64a和供给接地电压VSS的第二电压源之间、而且在其栅电极通过倒相器51a接收输入信号IN的n沟道MOS晶体管62a；以及连接在节点65a和供给接地电压VSS的第二电压源VSS之间、而且其栅电极接收输入信号IN的n沟道MOS晶体管63a。输入信号IN不经变换就被供给n沟道MOS晶体管13的栅。节点65a连接在MOS晶体管12a的栅上。
该电平变换电路11c的工作情况与上述的图9所示的电平变换电路11b的工作情况相同。即，当输入信号IN呈电源电压VCC电平的高电平时，MOS晶体管63a呈导通状态，MOS晶体管62a呈截止状态，节点65a的电压电平呈接地电压VSS电平，MOS晶体管12a维持截止状态。这时，MOS晶体管13呈导通状态，输出节点9通过该呈导通状态的MOS晶体管13放电。
另一方面，当输入信号IN呈低电平时，MOS晶体管63a呈截止状态，MOS晶体管62a呈导通状态，节点64a被放电到接地电压VSS电平。于是，MOS晶体管61a呈导通状态，节点65a上升到高电压VCC电平。该节点65a被连接在MOS晶体管12a的栅上，MOS晶体管12a将该第一节点4上的电压以不使其阈值电压产生损失的方式传递给输出节点9。
另外，当第一节点4上的电压电平比VCC-VTN低时，该MOS晶体管12a的栅电压即使呈电源电压VCC电平，也能将该第一节点4上的电压传递给输出节点9，特别是不需要设置该电平变换电路11c。但是，即使此情况下，由于栅电压变高，所以MOS晶体管12a的电流驱动力变大，能实现高速充电(利用升压电压的情况)。
另外，为了实现高速放电，对n沟道MOS晶体管13也可以设置与电平变换电路11c相同的电平变换电路。
由于用n沟道MOS晶体管一起构成输出级，所以与CMOS倒相器的结构不同，不需要进行阱分离，能减少电路占有面积。另外由于使用电平变换电路，所以不伴有n沟道MOS晶体管的阈值电压损失，能高速地充电到输出节点的规定电压电平。图11是表示本发明的实施例8的半导体集成电路的主要部分的结构图。在图11中示出了将第一节点4保持在规定的电压电平的第一电源电路5的结构。
在图11中，第一电源电路5包括阻抗变换电路50，该阻抗变换电路50具有比第一电压发生电路2的输出阻抗小的阻抗，它根据来自该第一电压发生电路2的内部电压，设定n沟道MOS晶体管5c的栅电压。n沟道MOS晶体管5c连接在第一电压源VCC和第一节点4之间，以源跟随器的方式工作。
第一内部电压发生电路2包括连接在第一电压源VCC和节点2a之间的高阻值的电阻元件24；在节点2a和用栅电极接收基准电压Vref的p沟道MOS晶体管21之间互相串联连接的分别以二极管方式连接的n沟道MOS晶体管23、22aa及22ab。作为电阻元件24，也可以将上述实施例2中的MOS晶体管作为电阻元件用。该电阻元件24的阻值被设定得比MOS晶体管23、22aa、22ab及21所具有的导通电阻大很多的值。该第一电压发生电路2通过高阻值的电阻元件24，将电流供给节点2a，因此，对该节点2a的输出阻抗极大。
阻抗变换电路50包括串联连接在第一电压源VCC和节点50f之间的n沟道MOS晶体管50a及p沟道MOS晶体管50b；连接在节点50f和第二电压源VSS之间的高阻值的电阻元件50c；连接在第一电压源VCC和MOS晶体管5c的栅节点50g之间、而且其栅连接在节点2a上的n沟道MOS晶体管50d；以及连接在节点50g和第二电压源VSS之间、而且其栅连接在节点50f上的p沟道MOS晶体管50e。
MOS晶体管50e的栅连接在节点2a上，另外MOS晶体管50b的栅及漏连接在节点50f上。高阻值电阻元件50c的阻值被设定成比MOS晶体管50a及50b的导通电阻大很多的值。其次说明工作情况。
在第一电压发生电路2中，在节点2a上生成用下式表示的电压V2a。
V2a=Vref+｜VTP｜+3·VTNMOS晶体管50a以源跟随器的方式工作，将比其栅电压低阈值电压VTN的电压传递给源。MOS晶体管50b以二极管方式工作，产生其阈值电压的绝对值的电压降。因此，节点50f的电压V50f用下式表示。
V50f=Vref+3·VTN+｜VTP｜-VTN-｜VTP｜=Vref+2·VTNMOS晶体管50d的栅连接在节点2a上，将用下式表示的电压传递给节点50g。
Vref+2·VTN+｜VTP｜另一方面，p沟道MOS晶体管50e也一样，它以源跟随器的方式工作，将用下式表示的电压传递给该节点50g。
Vref+2·VTN+｜VTP｜
因此，该节点50g的电压V50g用下式表示V50g=Vref+2·VTN+｜VTP｜n沟道MOS晶体管50d的栅(节点2a)和源(节点50g.)的电压差为VTN。另外，p沟道MOS晶体管50e的栅(节点50f)和源(节点50g.)的电压差为｜VTP|。
如果节点50g.的电压电平上升，则MOS晶体管50d呈截止状态，另一方面，p沟道MOS晶体管50e呈导通状态，使该节点50g.的电压电平下降。反之，如果节点50g.的电压电平下降，则MOS晶体管50e呈截止状态，另一方面，n沟道MOS晶体管50d呈导通状态，使该节点50g.的电压电平上升。MOS晶体管50d及50e导通时的电阻比电阻元件24的阻值小很多。
因此，不会使MOS晶体管50d及50e同时呈导通状态，不会产生贯通该MOS晶体管50d及50e的电流。另外，MOS晶体管50d及50e被设定在导通状态和截止状态的边界状态，其消耗电流也极小。因此，该阻抗变换电路50g中的消耗电流极小。MOS晶体管5c在栅电极接收电压V50g，以源跟随器的方式工作。在该图11所示的结构中，在第一节点4上出现的电压V4用下式表示V4=V50g-VTN=Vref+VTN+｜VTP｜因此，能传递比基准电压Vref高出VTN+｜VTP｜的高电压。
MOS晶体管5c需要较大的电流驱动力(因为需要高速地给输出负载充电)。因此，该MOS晶体管5c的栅电容较大。为了降低消耗电流，该第一电压发生电路2中的电阻元件24的阻值必须充分地大。因此，接通电源时，在将该节点2a直接连接在MOS晶体管5c的栅上的情况下，其电压电平的上升变慢，从接通电源开始到第一节点4上的电压达到稳定状态需要恒定的时间，不能使半导体集成电路迅速工作。
另一方面，只要求MOS晶体管50d及50e驱动MOS晶体管5c的栅电容。该MOS晶体管50d及50e不是同时呈导通状态，而且其阻抗较小(导通时)。因此，该MOS晶体管50d及50e与MOS晶体管5c相比，能用尺寸非常小的晶体管形成，相应地它们的栅电容也能非常小。因此，即使在内部节点2a的负载小、由高阻值的电阻元件24进行充电的情况下，接通电源后，也能使该MOS晶体管50d高速地呈导通状态，使节点50g的电压电平上升，相应地能使第一节点4上的电压电平高速地趋于稳定。
另外，利用高电阻元件24的充电，该MOS晶体管50e的栅电压达到规定的电压电平。即使在此情况下，也能使MOS晶体管50e的栅电容小、用高阻值的电阻元件24谋求低消耗电流，利用来自该MOS晶体管50a及50b的电流，MOS晶体管50e的栅电压在接通电源后能高速地达到规定的电压电平，相应地能使该节点50g的电压电平稳定地保持恒定的电压电平。
另外，在该阻抗变换电路50中，由于使用充电用的MOS晶体管50d及放电用的MOS晶体管50e这两者，所以即使MOS晶体管5c的栅电压上升和下降，都能利用MOS晶体管50d及50e的工作而保持在恒定的电压电平，能稳定地将所希望的电压电平的内部电源电压传递到第一节点4上。
图12是第二电源电路8的另一结构图。在图12中，第二电源电路8有阻抗变换电路52，它在第二电压发生电路3和p沟道MOS晶体管8c的栅之间具有比第二电压发生电路3的输出阻抗小的输出阻抗。MOS晶体管8c连接在第二节点7和第二电压源VSS之间，而且在其栅电极上接收阻抗变换电路52的输出信号。这些电路3及52具有与图1或图11所示相同的结构，以同样方式进行工作。
如上所述，按照本发明的实施例8，由于使用具有比内部电压发生电路所具有的输出阻抗小的输出阻抗的阻抗变换电路，且以源跟随器的方式工作，以确定设定第一及/或第二节点的电压电平的MOS晶体管的栅电压，所以在接通电源后能高速地使这些MOS晶体管的栅电压达到规定的电压电平，在接通电源后能在很短的时间内使半导体集成电路工作。另外，由于在阻抗变换电路的输出级设有充放电晶体管，所以能将设定这些第一及第二节点电压的MOS晶体管的栅电压稳定地保持在所希望的电压电平。
另外，在图11所示的结构中，第一电压发生电路2及阻抗变换电路50都可以使用升压电压VPP，以代替电源电压VCC，另外在图12所示的结构中，第二电压发生电路3及阻抗变换电路52也都可以使用负电压VBB，以代替接地电压VBB。这种情况能扩大工作电源电压的范围。另外，也可以不特别设置阻抗变换电路。
图13A是表示本发明的实施例9的半导体集成电路的主要部分的结构图。在图13A中，该半导体集成电路包括多个互相并联设置的输出电路10-1～10-n。这些输出电路10-1～10-n包括与图13A所示的输出电路10相同的结构，分别对从内部供给的信号IN1～INn进行缓冲处理后传递给对应的节点9-1～9-n。即这些半导体集成电路并行输出多个输出信号。对这些多个输出电路10-1～10-n共同配置第一节点4及第二节点7。这些输出电路10-1～10-n根据第一节点4及第二节点7上的电压，驱动对应的输出节点9-1～9-n。
对第一节点4设有根据图中未示出的基准电压Vref生成内部电压VCa的第一电压发生电路2；根据该内部电压VCa，在第一节点4上生成规定电平的电压的第一电源电路5；以及连接在第一电压源VCC和第一节点4之间的稳定电容15。
对第二节点7设有根据图中未示出的基准电压Vref生成内部电压VSa的第二电压发生电路3；根据内部电压VSa，在第二节点7上传递规定电平的电压的第二电源电路8；以及连接在第二节点7和第二电压源VSS之间的稳定电容18。第一电源电路5及第二电源电路8可以是差分放大器和MOS晶体管的组合、以及源跟随MOS晶体管两者之一。
在该图13A所示的结构中，由于对并行工作的输出电路10-1～10-n共同配置电压发生电路2及3、电源电路5及8、以及稳定电容15及18，所以能对输出电路10-1～10-n共同配置用于设定它们的电压的电路，能减少它们的电压设定部的占有面积。但是，为了稳定地驱动多个输出电路10-1～10-n,MOS晶体管5及8和稳定电容15及18的电流驱动力被设定得比只驱动一个输出电路时的大。
如上所述，按照该实施例9，由于对多个输出电路共同设置用于设定输出信号振幅的电压的电路，所以能减少其电压设定部的占有面积。
〔变形例〕图13B示出实施例9的变形例的配置。参照图13B，输出电路10-1至10-n各通过第一电源线VCLN从第一电源电路5接收第一电源电压VCC以及也通过第二电源线VSLN从第二电源电路8接收第二电源电压(接地电压)VSS。第一电压线VCLN具有因互连线电阻而呈现于其上的杂散电阻rc1、rc2、…和rcn；第二电源线VSLN具有因互连线电阻而呈现于其上的杂散电阻rs1、rs2、…和rsn。
输出电路10-1至10-n具有分别通过电容器15-1至15-n耦合到电源节点(VCC)的一侧电源节点4-1至4-n和分别通过电容器18-1至18-n耦合到接地节点的另一侧电源节点18-1至18-n。
其它部分与图13A中示出的部分相同，对应的部分附以相同的参照号。
在图13B的配置中，当输出电路10-1至10-n以并联方式工作以便对相应的输出节点9-1至9-n进行充电或放电时，大的电流流过电源线VCLN和VSLN。即使在输出电路10～1至10-n工作时电源节点4-1至4-n和7-1至7-n上的电压电平因杂散电阻rc1-rcn和rs1-rsn而变动，电容器15-1至15n也将电流供给各个第一电源节点4-1至4-n以补偿节点4-1至4-n上的电压变动，同时电容器18-1至18-n将各个第二电源节点7-1至7-n上的电流放到接地节点以补偿节点7-1至7-n上的电压变动。因此，可抑制输出电路10-1至10-n的一侧和另一侧电源电压电平的变动，输出电路10-1至10-n能稳定地高速工作。
可依据与各个输出结点9-1至9-n有关的负载电容来确定电容器15-1至15-n和18-1至18-n的电容值。
如上所述，按照实施例9，一般来说将用于设置确定输出信号幅度的电压的电路配置成多个输出电路，因而可减少被电压设置电路占据的面积。
此外，通过在各个输出电路的电源节点配置稳定电容器，可抑制因互连线电阻引起的电源电压变动，输出电路能在不引起电源电压噪声的情况下以并联方式高速地工作。图14是表示本发明的实施例10的半导体集成电路的主要部分的结构图。在该图14所示的半导体集成电路中，将电容元件连接到外部用的节点15a及1 5b导电性地分别连接在MOS晶体管5的源及漏上。另外，另电容元件连接到外部用的节点18a及18b导电性地分别连接在MOS晶体管8的源及漏上。这些节点15a、15b、18a及18b是外部端子。
使第一节点4及第二节点7的电压电平稳定用的电容并非集成在半导体集成电路1上，而是个别地配置在该半导体集成电路1的外部，将作为个别部件的电容元件作为稳定电容连接在节点15a及15b之间、以及节点18a及18b之间。在将稳定电容配置在该集成电路外部的结构的情况下，能利用个别部件的电容元件，能使用具有任意大小的电容值的电容元件，能利用与该输出节点9的负载电容相比具有足够大的电容值的电容作为稳定电容。因此，如图13所示，该半导体集成电路有多个输出端，即使在并行地驱动这些输出端的情况下，也能利用配置在外部的电容元件，能实现稳定地供给电荷、能使信号高速地变化、稳定且高速工作的半导体集成电路。另外，在半导体集成电路上不必设置需要较大的占有面积的稳定电容，能减少芯片面积。图15是表示本发明的实施例11的半导体集成电路的主要部分的结构图。在图15中示出了生成高电平的内部电源电压用的第一电压发生电路2的结构。在图15中，第一电压发生电路2包括发生与MOS晶体管5的栅电压电平对应的电压的比较电压发生电路60；将该比较电压发生电路60的输出电压与基准电压Vref进行比较的差分放大器62；以及根据差分放大器62的输出信号，将电流从第一电压源VCC供给节点2a的p沟道MOS晶体管64。由第一电源电路5供给的内部电压VCa从节点2a输出。第一电源电路5可以采用图1及图11中的任意一种结构。在以下的实施例的说明中也一样。
比较电压发生电路60包括串联连接在节点2a和节点60e之间的各个以二极管方式连接的p沟道MOS晶体管60a、n沟道MOS晶体管60b及60c；以及连接在节点60e和接地节点(第二电压源)之间的恒定电流源60d。MOS晶体管60a~60c利用恒定电流源60d的驱动电流，按二极管方式工作，分别产生其阈值电压的绝对值的电压降。
差分放大器62在其负输入端接收基准电压Vref，在正输入端接收节点60e上的电压。如众所周知，差分放大器62将MOS晶体管作为重要的构成要素，在其差分输入级包括在栅电极接收基准电压Vref的MOS晶体管，以及在栅电极接收节点60e上的电压的MOS晶体管。因此，即使在该差分放大器62中也通过高输入阻抗接收基准电压Vref，该第一电压发生电路2的电压发生工作对基准电压Vref没有任何不良影响。
在节点60e上的电压比基准电压Vref高的情况下，差分放大器62输出高电平的信号，使MOS晶体管64保持截止状态。另一方面，在节点60e上的电压比基准电压Vref低的情况下，输出与其差值对应的低电平信号。MOS晶体管64的电导随着该差分放大器62的输出信号而增大，将电流从第一电压源VCC供给节点2a，使节点2a上的电压上升，相应地使节点60e的电压上升。因此，利用该差分放大器62，使节点60e的电压电平保持在基准电压Vref的电压电平。
MOS晶体管60a~60c按二极管方式工作，分别产生与阈值电压的绝对值相等的电压降。因此，来自节点2a的内部电压VCa可用下式表示VCa=Vref+2·VTN+｜VTP｜被传递到第一节点4上的高电平内部电源电压V4随着第一电源电路5的结构的不同而不同，但在用栅电极接收电压VCa的源跟随MOS晶体管的情况下，可用下式表示。
V4=VCa-VTN=Vref+VTN+｜VTP｜如上所述，按照本发明的实施例11，在第一电压发生电路中由于利用差分放大器对基准电压Vref和规定高电平内部电源电压的内部电压进行比较，根据该比较结果，调整其内部电压的电平，所以利用差分放大器、电流供给晶体管及比较电压发生电路这样的反馈回路，能将决定内部电源电压的内部电压稳定地保持在规定的电压电平。图16是表示本发明的实施例12的半导体集成电路的主要部分的结构图。在该图16所示的半导体集成电路中，示出了第一电压发生电路2的局部结构。该图16所示的第一电压发生电路2在以下方面与图15所示的第一电压发生电路的结构不同。
即，在该图16所示的第一电压发生电路2中，作为将电流供给内部节点2a的驱动元件的p沟道MOS晶体管64的源连接在供给比电源电压VCC高的升压电压VPP的高电压源VPP上，另外，差分放大器62接收升压电压VPP作为其一个工作电源电压。其它结构于图15所示的结构相同，对应的部分标以同一参照符号。
该图16所示的第一电压发生电路将比电源电压VCC高的升压电压VPP作为一个工作电源电压而工作。该半导体集成电路即使在被低电源电压驱动的情况下，也能利用升压电压VPP可靠地使比较电压发生电路60进入工作状态，即使在低电源电压构成的情况下，也能可靠地生成所希望的电压电平的内部电压。图17是表示本发明的实施例13的半导体集成电路的主要部分的结构图。在图17中示出了第二电压发生电路3的局部结构，该第二电压发生电路3用于发生决定第二节点7上的呈低电平的内部电源电压的电压电平的内部电压VSa。
在图17中，第二电压发生电路3包括连接在p沟道MOS晶体管8的栅上、发生与内部电压VSa对应的电压电平的电压的比较电压发生电路70；将来自该比较电压发生电路70的电压与基准电压Vref进行比较的差分放大器72；以及根据差分放大器72的输出信号，调整节点3a上的电压VSa的电压电平的n沟道MOS晶体管74。MOS晶体管74连接在节点3a和接地节点(第二电压源)VSS之间，在其栅上接收差分放大器72的输出信号。
比较电压发生电路70包括连接在电源节点(第一电压源)VCC和节点70e之间、供给恒定的电流的恒定电流源70a；互相串联连接在节点70e和节点3a之间、而且分别以二极管方式连接的p沟道MOS晶体管70b及70c、以及n沟道MOS晶体管70d。从节点70e输出比较电压。
差分放大器72在正输入端接收来自比较电压发生电路70的比较电压，在负输入端接收基准电压Vref。
在比较电压发生电路70中，MOS晶体管70b~70d根据来自恒定电流源70a的恒定电流，分别按二极管方式工作，产生阈值电压的绝对值的电压降。因此，节点70e的电压V70e可用下式表示V70e=VSa+VTN+2·｜VTP｜差分放大器72以差分方式放大来自该节点70e的电压V70e和基准电压Vref。当电压V70e比基准电压Vref高时，对应于其电压差，差分放大器72的输出信号呈高电平，MOS晶体管74的电导增大，电流从节点3a流到第二电压源(接地节点)VSS，使其内部电压VSa的电压电平下降。
当电压V70e比基准电压Vref低时，差分放大器72的输出信号呈低电平，MOS晶体管74维持截止状态。因此，来自节点3a的内部电压VSa、来自节点70e比较电压V70e都被设定为与基准电压Vref相等的电压电平。因此，来自该节点3a的内部电压VSa可用下式表示
VSa=Vref-2·｜VTP｜-VTN第二节点7上的电压V7的电压电平随着第二电源电路8的结构的不同而不同。第二电源电路8可以是图1及图12所示的源跟随MOS晶体管8c中的任意一种。在以下的实施例中也一样。
在该图1 7所示的第二内部电压发生电路中，差分放大器72也是在具有高输入阻抗的输入部接收基准电压Vref。因此能在对基准电压Vref的电压电平没有任何影响的情况下生成内部电压VSa。另外，在内部电压VSa变化了的情况下，内部电压VSa能通过该比较电压发生电路70、差分放大器72及MOS晶体管74这一反馈回路而被高速地驱动到规定的电压电平，相应地能将第二节点7上的低电平的内部电源电压V7稳定地保持在恒定的电压电平。
另外，在将该图17所示的第二电压发生电路和图15所示的第一电压发生电路组合起来使用的情况下，该第一节点4上的高电平电源电压V4处于比基准电压Vref高的电压电平，另一方面，第二节点7上的低电平的内部电源电压V7处于比基准电压Vref低的电平。因此，输出信号具有以基准电压Vref为中心、上下相同的振幅。因此，在用该差分放大器62(参照图15)及差分放大器72(参照图17)发生内部电压的结构中，也能生成具有以基准电压Vref为中心的振幅的信号。图18是表示本发明的实施例14的半导体集成电路的主要部分的结构图。在图18中示出了第二电压发生电路3的局部结构。
该图18所示的第二电压发生电路3在以下方面与图17所示的第二电压发生电路不同。即，在该图18所示的第二电压发生电路3中，调整内部电压VSa的电压电平用的n沟道MOS晶体管74的源接收负电压VBB，以代替接地电压VSS。其余的结构与图17所示的结构相同，对应的部分标以同一参照符号。
如该图18所示，通过利用负电压VBB，在低电源电压下基准电压Vref的电平变低，即使内部电压VSa变成接近于接地电压的电压电平，也能将该内部电压VSa保持在所希望的电压电平。因此，能扩大电压发生电路的工作电源电压的范围。
另外，由于负电压VBB被供给MOS晶体管70的源，所以差分放大器72将电源电压VCC和负电压VBB作为两个工作电源电压而工作。因此，能可靠地将MOS晶体管74驱动到截止状态。图19是表示本发明的实施例15的半导体集成电路的主要部分的结构图。在图19中示出了第一电压发生电路2的局部结构，该第一电压发生电路2用于生成在第一节点4上的高电平的内部电源电压V4用的内部电压VCa。该图19所示的第一电压发生电路2的结构在以下方面与图15所示的第一电压发生电路2不同。即，比较电压发生电路60由连接在节点3a和节点60h之间的电阻元件60f、以及连接在节点60h和接地节点(第二电压源)VSS之间的恒定电流源60g构成。其它方面与图15所示的结构相同，对应的部分标以同一参照符号。184在该图19所示的第一电压发生电路2的结构中，节点60h的电压电平由差分放大器62及p沟道MOS晶体管64进行控制，以便使其等于基准电压Vref。因此节点2a上的内部电压VCa的电压电平可用下式表示VCa=Vref+I·R式中I表示恒定电流源60g驱动的电流，R表示电阻元件60f的阻值。通过适当地调整该电阻元件60f的阻值R及恒定电流源60g的驱动电流I的大小，内部电压VCa能设定在基准电压Vref以上、电源电压VCC以下的任意的电压电平。因此，能容易地使输出信号的振幅最佳化。
另外，在该图19所示的第一电压发生电路2的结构中，也可以供给升压电压VPP(示于括号内)，以代替电源电压VCC。图20是表示本发明的实施例16的半导体集成电路的主要部分的结构图。在图20中示出了第二电压发生电路3的局部结构。该图20所示的第二电压发生电路3在以下方面与图1 7所示的第二电压发生电路不同。比较电压发生电路70包括连接在电源节点(第一电压源)VCC和节点70h之间的恒定电流源70f；以及连接在节点70h和节点3a之间的电阻元件70g。其它结构与图17所示的结构相同，对应的部分标以同一参照符号。
在该图20所示的第二电压发生电路的结构中，由于节点70h的电压电平与基准电压Vref的电平相等，所以来自节点3a的内部电压VSa可以用下式表示VSa=Vref-I·R式中I表示流过恒定电流源70f的电流，R表示电阻元件70g的阻值。
因此，在该图20所示的第二电压发生电路结构的情况下，可以将内部电压VCa设定为基准电压Vref和接地电压VSS之间的任意电压电平。即使在该图20所示的第二电压发生电路3中，也能用括号内表示的负电压VBB代替接地电压VSS。
另外，在图19及图20所示的电压发生电路中，如果使比较电压发生电路60及70中的恒定电流源供给的电流相同、且电阻元件的阻值相同，则能使来自输出电路的输出信号为以基准电压Vref为中心、上侧振幅及下侧振幅相同的输出信号。图21是表示本发明的实施例17的半导体集成电路的主要部分的结构图。在图21中示出了第一电压发生电路的局部结构。该图21所示的第一电压发生电路2在以下方面与图19所示的第一电压发生电路不同。即，在节点2a和电阻元件60f之间设有以二极管方式连接的n沟道MOS晶体管60i。第一电源电路5包括连接在第一电压源VCC和第一节点4之间、在其栅电极接收电压VCa的n沟道MOS晶体管5c。其它结构与图19所示的结构相同，对应的部分标以同一参照符号。
在该图21所示的第一电压发生电路2中，内部电压VCa可以用下式表示VCa=Vref+I·R+VTN因此，输出给第一节点4的高电平内部电源电压V4可以用下式表示V4=Vref+I·R因此，在使用该图21所示的第一电压发生电路的情况下，在第一节点4上出现的高电平内部电源电压V4的电压电平与MOS晶体管5c的阈值电压无关，能由电阻元件60f的阻值R和恒定电流源60g驱动的电流I的大小决定。因此，不受制造参数的离散引起的阈值电压变化的影响，能稳定地生成所希望的电压电平的高电平的内部电源电压。
另外，即使在该图21所示的结构中，第一电压发生电路2也可以这样构成，即将升压电压VPP作为一个工作电源电压接收(该升压电压VPP在图21中示于括号内)。图22是表示本发明的实施例18的半导体集成电路的主要部分的结构图。在图22中示出了第二电压发生电路的局部结构。该图22所示的第二电压发生电路在以下方面与图20所示的第二电压发生电路不同。即，以二极管方式连接的p沟道MOS晶体管70i配置在恒定电压源70f和电阻元件70g之间。第二电源电路8包括连接在第二电压源VSS和第二节点7之间、在其栅电极接收电压VSa的p沟道MOS晶体管8c。其它结构与图20所示的结构相同，对应的部分标以同一参照符号。
在该图22所示的第二电压发生电路的结构中，传递给第二节点7的低电平的内部电源电压V7可以用下式表示V7=VSa+｜VTP｜=Vref-I·R因此，如果采用图22所示的第二电压发生电路，则在第二节点7上出现的低电平的内部电源电压V7与MOS晶体管8c的阈值电压无关。因此，即使由于制造参数的离散等而使MOS晶体管的阈值电压发生离散，也不会受其影响，能稳定地生成所希望的电压电平的低电平的内部电源电压。
即使在该图22所示的第二电压发生电路3的结构中，也能使用负电压VBB，如括号内所示，以代替接地电压VSS。另外，该图22所示的第二电压发生电路如果和图21所示的第一电压发生电路组合起来使用，则高电平的内部电源电压及低电平的内部电源电压都能设定为与MOS晶体管的阈值电压无关的电压电平。图23是表示本发明的实施例19的半导体集成电路的主要部分的结构图。在图23中示出了第一电压发生电路2的局部结构。该图23所示的第一电压发生电路2在以下方面与图19所示的第一电压发生电路的结构不同。
即，在节点2a和节点60h之间互相串联连接电阻元件60fa、60fb及60fc，而且可熔断的连接元件601b及601c分别与电阻元件60fb及60fc并联连接。这些连接元件601b及601c是用铝或高熔点金属形成的。其它结构与图19所示的第一电压发生电路的结构相同，对应的部分标以同一参照符号。
在该图23所示的第一电压发生电路2中，通过连接元件601b及601c的熔断/非熔断，来决定节点2a和节点60h之间的电阻元件的合成阻值。在连接元件601b及601c都被熔断的情况下，在节点2a和节点60h之间便配置了具有3个电阻元件60fa、60fb及60fc的合成阻值的电阻元件。另一方面，在连接元件601b及601c都非熔断的情况下，电阻元件60fb及60fc分别被连接元件601b及601c所短路，节点2a和节点60h之间的阻值由具有电阻元件60fa的阻值给定。
因此通过有选择地将这些连接元件601b及601c熔断/非熔断，就能调整节点2a和节点60h之间的电阻值，相应地能调整通过内部电压VCa在第一节点4上出现的高电平的内部电源电压V4的电压电平。因此，即使在由于制造参数的离散而使高电平的内部电源电压V4的电压电平不同于所希望的电压电平的情况下，也能容易地调整到希望的电压电平。
该连接元件601b及601c在半导体集成电路包括例如半导体存储装置的情况下，通过在与补救不良存储单元用的不良地址程序时进行的连接元件的程序(熔断/非熔断)相同的程序中进行这些程序，不增加制造工序就能容易地进行高电平的内部电源电压的电平调整。图24是表示本发明的实施例20的半导体集成电路的主要部分的结构图。在图24中示出了第二电压发生电路的局部结构。该图24所示的第二电压发生电路3在以下方面与图20所示的第二电压发生电路的结构不同。
即，在恒定电流源70f和节点3a之间互相串联连接着电阻元件70ga、70gb及70gc，而且可熔断的连接元件701b及701c分别与这些电阻元件70gb及70gc并联连接。其它结构与图20所示的第二电压发生电路的结构相同，对应的部分标以同一参照符号。
在图24所示的第二电压发生电路3中，连接元件701b及701c也是用铝或高熔点金属形成的。通过这些连接元件701b及701c的熔断/非熔断，能调整节点70h和节点3a之间电阻值，相应地能通过内部电压VSa调整第二节点7的低电平的内部电源电压V7的电压电平。
因此，即使在由于制造参数的离散而使第二节点上的低电平的内部电源电压的电压电平偏离所希望的值变化的情况下，通过这些连接元件701b及701c的熔断，也能准确地设定为所希望的电压电平。图25是简略地表示本发明的实施例21的半导体集成电路的整体结构图。在图25中，该半导体集成电路1包括发生基准电压Vref的基准电压发生电路80；以及根据该基准电压Vref生成内部电源电压V4及V7的内部电源电路82。内部电源电路82具有上述实施例中的任意结构，包括第一及第二电压发生电路2及3，以及发生内部电源电压用的MOS晶体管5及7。在稳定电容15及18不是设置在外部的情况下，该内部电源电路82包括这些稳定电容15及18。
输出电路10接收来自内部电路84的输出信号IN，将呈电压V4或V7电平的信号传递到输出节点(输出端)9上。内部电路84将电源电压VCC及接地电压VSS作为两个工作电源电压接收而工作。
如图25所示，通过将基准电压发生电路80设置在半导体集成电路1内，不需要接收该基准电压用的引线端，能减少端子数。
图26是图25所示的基准电压发生电路80的结构之一例图。在图26中，基准电压发生电路80包括连接在电源节点(第一电压源)VCC和节点80g之间的高阻值的电阻元件80a；连接在节点80g和节点80i之间、而且其栅连接在节点80g上的n沟道MOS晶体管80b；连接在节点80i和节点80h之间、而且其栅连接在节点80h上的p沟道MOS晶体管80c；连接在节点80h和接地节点(第二电压源)VSS之间的高阻值的电阻元件80d；连接在电源节点VCC和输出节点80j之间、而且其栅连接在节点80g上的n沟道MOS晶体管80e；以及连接在输出节点80j和接地节点VSS之间、而且其栅连接在节点80h上的p沟道MOS晶体管80f。其次，说明工作情况。
电阻元件80a及80d的阻值比MOS晶体管80b及80c各自的导通电阻大很多，MOS晶体管80b及80c以二极管方式工作。另外电阻元件80a及80d的阻值彼此相等，所以节点80i的电压电平为VCC/2。因此，节点80g的电压V80g及节点80h的电压V80h可分别用下式表示。
V80g=VCC/2+VTNV80h=VCC/2-|VTP｜
MOS晶体管80e的栅上的电压V80g由于比漏压VCC低，所以按源跟随器方式工作，将比其栅上的电压V80g低阈值电压VTN大小的电压传递给输出节点80j。另一方面，p沟道MOS晶体管80f的栅上的电压80h由于比漏压VSS高，所以按源跟随器方式工作，将比该电压80h高阈值电压的绝对值VTP大小的电压传递给输出节点80a。因此，基准电压Vref可用下式表示。
Vref=VCC/2在该图26所示的基准电压发生电路80的结构中，使用高阻值的电阻元件80a及80d，该电阻元件80a、MOS晶体管80b、80c以及高阻值的电阻元件80d的路径中，只流过微小的电流。因此在输出电路工作时，即使电源电压VCC变化，该基准电压发生电路80的响应速度极慢，节点80i上的电压电平的变化慢，即使发生电源噪声时，该节点80i的电压电平也几乎不变，能生成大致与电源电压的急剧变化无关的稳定的恒定的电压电平的基准电压Vref。
另外，如果基准电压Vref比规定的电压电平(VCC/2)低，则MOS晶体管80g呈导通状态，将电流供给输出节点80j。这时，p沟道MOS晶体管80f处于截止状态。另一方面，如果基准电压Vref比规定的电压电平(VCC/2)高，则p沟道MOS晶体管80f呈导通状态，使输出节点80j的电压电平下降。这时，MOS晶体管80e呈截止状态。因此，该MOS晶体管80e及80f不同时呈导通状态，不会产生贯通电流。另外，该MOS晶体管80e及80f位于导通状态和截止状态的边界区，其消耗电流极小。
如上所述，按照本发明的实施例21，由于在半导体集成电路内部设有发生基准电压的电路，所以不需要从外部接收基准电压用的引线端子，能减少引线端子数，相应地能减少芯片面积。图27是简略地表示本发明的实施例22的半导体集成电路的整体结构图。图27所示的半导体集成电路在以下方面与图25所示的半导体集成电路不同。
即，该图27所示的半导体集成电路包括输入电路86，用于对来自设置在内部的基准电压发生电路80的基准电压Vref与供给输入节点85的输入信号VIN进行比较，并根据该比较结果输出信号。该输入电路86包括在负输入端接收基准电压Vref、在正输入端接收来自输入节点85的输入信号VIN的差分放大器86a。其它结构与图25所示的结构相同，对应的部分标以同一参照符号。
通过将来自芯片上(on chip)的基准电压发生电路80的基准电压Vref供给内部电源电路82及输入电路86两者，就不需要从外部将判断该输入信号的逻辑电平用的基准电压共同供给各芯片，另外，输入信号的高电平及低电平的判断基准与从输出电路10输出给输出节点9的输出信号VOUT的中心电平相同，如果将相同的基准电压发生电路装在各芯片内，则能将输入信号及输出信号的中心电平设定为相同的基准电压Vref，能准确地传递信号。
在图27所示的结构中，输入节点85与输出节点9单独设置。可是，该输入节点85和输出节点9可以连接在同一外部端子上。
另外在上述图26所示的基准电压发生电路中，基准电压Vref被设定为电源电压VCC的1/2的电平大小。可是，该输入信号的高电平或低电平判断基准可以设定为0.45VDDQ的电压电平，以便能用于前面所述的SSTL 3的I类方式等中。即，基准电压Vref可以设定为0.45VDDQ的电压电平。这里，VDDQ表示从外部供给输出电路专用的电源电压。通过将电源电压从外部供给该输出电路专用，与使内部电路工作用的电源电压分开而作为另外的电源，并通过抑制输出电路工作时的内部电路用的电源电压的变化，且将电源电压供给输出电路专用，输出电路就能具有余裕地驱动输出节点，能稳定地输出信号。
如上所述，按照本发明的实施例22，将基准电压发生电路设置在半导体集成电路内，将来自该基准电压发生电路的基准电压供给决定输出信号振幅的内部电源电路，而且将其作为输入信号的高电平/低电平判断基准的基准电压用，由于这样构成，所以不增加端子数就能准确地进行输入信号及输出信号的中心电平一致的信号的传送。特别是在系统电源变化时且该系统内的半导体集成电路的全部电源电压同样变化了的情况下，由于基准电压同样变化，所以即使在这样的系统电源变化时，也能准确地判断信号的高电平/低电平，能稳定且准确地进行信号传送。图28是简略地表示本发明的实施例23的半导体集成电路的整体结构图。在该图28中，半导体集成电路1包括作为存储元件的DRAM(动态随机存取存储器)电路90；对存储在该DRAM电路90中的数据和来自外部的数据进行规定的处理的处理器92；以及与该集成电路外部进行信号的收发用的输入输出接口电路94。处理器92及DRAM电路90能与该输入输出接口电路94进行数据的收发。
在该半导体集成电路1中，处理器92及DRAM电路90都被集成化。同样由于处理器92及DRAM电路90被设置在半导体芯片上，所以该DRAM电路90不受引线端子数的限制，能通过所希望的位长度的数据总线，与处理器92进行数据的收发。因此，能高速地传送数据。
输入输出接口电路94包括至此已说明过的输出电路10，以及限制该输出电路10的输出信号的振幅的内部电源电路82。输送接口部根据基准电压进行输入信号的逻辑电平的判断。
图29是图28所示的DRAM电路90的简略结构图。在图29中，DRAM电路90包括有多个动态型存储单元的DRAM90a；以及根据来自处理器92或外部的命令，对该DRAM90a进行存取控制的DRAM控制器90b。DRAM控制器90b控制对DRAM90a进行的数据的写入及读出，因此能实现处理器92和DRAM90a之间的数据传送，以及输入输出接口电路94和DRAM90a之间的数据传送。
图30是简略地表示图29所示的DRAM(动态随机存取存储器)的总体结构图。在图30中，DRAM90a包括具有呈行列状排列的多个存储单元MC的存储单元阵列100。在该存储单元阵列100中配置着对应于存储单元的各行配置、分别连接对应的行的存储单元的多条字线；以及对应于存储单元的各列配置、分别连接对应的列的存储单元的多对位线。在图30中，有代表性地示出了一条字线WL和一个位线对BLP。位线对BLP包括位线BL和辅助位线/BL。对应于字线WL和一对位线BLP的交叉部分配置多个存储单元MC。在图30中，有代表性地示出了对应于位线BL和字线WL的交叉部分配置的存储单元MC 。
存储单元MC包括以电荷的形态存储信息用的存储单元电容器MS；以及用在选择字线WL时导通后将存储单元电容器MS的存储节点SN连接到对应的位线(在图30中为位线BL)上的n沟道MOS晶体管构成的存取晶体管MT。将中间电压(单元板电压)VCP加在存储单元电容器MS的另一电极节点(单元板电极节点)上。该中间电压VCP的电平为DRAM的工作电源电压VCC和接地电压GND之差的1/2大小的电压电平。该DRAM的工作电源电压可以是共同供给该半导体集成电路1的处理器92及DRAM电路90的电源电压，也可以是在DRAM内部降压后产生的内部电源电压。
DRAM90a还包括接收从外部供给的地址信号后进行缓冲处理、生成内部地址信号的地址缓冲器102；根据来自地址缓冲器102的内部行地址信号，将与指定了存储单元阵列100的地址的行对应的字线驱动到选择状态的行选择电路104；激活时以差分方式放大位线对BLP的电位，且锁存起来的读出放大电路106；以及根据来自地址缓冲器102的内部列地址信号，选择存储单元阵列100的列的列选择电路108。由写入/读出电路110对由该列选择电路108选择的列上的存储单元进行数据的写入/读出。该写入/读出电路110还与DRAM的外部进行数据的输入输出。
DRAM90a还包括接收来自图29所示的DRAM控制器的各种控制信号，生成内部工作所必要的控制信号的控制电路112。
工作时由行选择电路104将与所选择的行对应的字线WL驱动到选择状态，与该选择的字线WL连接的存储单元的数据被读到对应的位线上。存储单元的数据被读给位线BL及/BL中的一方读出存储单元的数据，另一方保持规定的预充电电位(VCC/2)的电压电平，供给对存储单元的读出数据的基准电压。接着，读出放大电路106被激活，以差分方式放大并锁存各位线对BLP的电位。其次，列选择电路108根据来自该地址缓冲器102的内部列地址信号，选择所要选择的列，并连接到写入/读出电路110上。于是，由写入/读出电路110对该选择列上的存储单元进行数据的写入/读出。
为了用小的占有面积实现大的电容值，存储单元电容器MS的绝缘膜被作得很薄。为了保证具有薄的电容器绝缘膜的存储单元电容器MS的耐压性能，将呈中间电压电平的单元板电压VCP加在单元板电极节点SC上。另一方面，字线WL的电位在选择时被升高到比工作电源电压电平高的电压电平。因此，该存取晶体管MT的栅绝缘膜为了保证其耐压性能而作得比存储单元电容器MS的厚。
图31是表示使用存取晶体管MT的电容器(栅电容器)和存储单元电容器MS的单位面积的电容值和DRAM的存储容量的关系曲线图。在图31中，横轴表示DRAM的存储容量，纵轴表示每单位面积(μm2)的电容值(单位为fF)。使用存取晶体管MT的栅电容器的耐压在电源电压以上。该栅电容器中使用的晶体管可以是与周围电路或处理器22(参照图28)中包括的逻辑电路的构成元件、即MOS晶体管同样的晶体管。因此，在图31中示出了使用存取晶体管MT及外围电路或逻辑电路的构成元件、即MOS晶体管的栅电容器Cg的单位电容值CO。
另一方面，为了用小占有面积实现足够大的电容量，存储单元电容器MS的单元极板呈中间电压VCP(=VCC/2)的电压电平。因而该存储单元电容器MS的耐压为VCC/2。在将存储单元电容器用于与该MOS晶体管相同的用途的情况下，为了将该耐压特性定为电源电压VCC，将两个存储单元电容器MS串联连接起来使用。这时，为了补偿由于串联连接造成的其电容值的下降，将存储单元电容器MS的面积设定为2倍。因此，如图31中的曲线Ⅲ所示，在使用存储单元电容器MS的情况下，满足CO=CS/4的关系。这里，CS是实际的存储单元电容器MS的电容值。因此，该图31所示的纵轴上的值的1/4的值给出实际的存储单元电容器MS的电容值CS(图31所示的纵轴上的电容值CO表示每单位面积的电容值)。
如图31所示，在使用MOS晶体管的栅电容器及存储单元电容器MS的任意一种中，随着DRAM的存储容量的增加，其电容值Cg及CS增加。在栅电容器的情况下，按照换算规则，栅绝缘膜的厚度及沟道宽度/沟道长度按比例缩小。因此，即使进一步高集成化，虽然其电容值增加，但其增加的程度较小(参照图31中的曲线Ⅰ)。另一方面，在存储单元电容器MS的情况下，随着DRAM的存储容量的增加，即使能减少其占有面积，但由于下述的原因，为了实现几乎同样大小的电容值，伴随DRAM的存储容量的增加，其单位电容值CO与MOS电容器(栅电容器)的电容值相比急剧地增加(参照图31中的曲线Ⅱ)。
在DRAM中，利用读出放大器检测并放大位线BL(或/BL)上出现的电压(读出电压)ΔV，来进行存储单元MC的存储信息的读出。存储单元电容器MS的电容值CS和位线BL(或/BL)的电容值CB之比CS/CB越大，该读出电压ΔV的绝对值也越大。位线电容CB由位线BL(或/BL)的长度及与其连接的存取晶体管MT的个数决定。为了使该位线电容CB尽可能地小，通常可以采取在DRAM中进行块分割等方式，缩短位线的长度，而且减少与其连接的存储单元数。可是，该位线电容CB的值的减小是有限度的。因此，为了增大读出电压ΔV的绝对值，就必须尽可能地增大存储单元电容器MS的电容值CS。
另外，在DRAM中，如果由于α射线入射而生成空穴·电子对，致使蓄积的电荷量发生变化，则读出电压ΔV的值就会变化，不能准确地读出存储单元的数据。在静态随机存取存储器(SRAM)中，存储单元包括触发器结构，另外在快速(flash)EEPRAM(快速存储器一并擦除型非易失性半导体存储器)的存储单元中，由浮栅的蓄积电荷决定存储单元晶体管的阈值电压，入射的α射线对这些存储单元的影响比DRAM存储单元小。为了降低该α射线的影响，而且生成足够的读出电压ΔV，在DRAM中可以尽可能地增大存储单元电容器MS的蓄积电荷量。特别是如果工作电源电压VCC减小到2.5V或1.2V，则由于该存储单元电容器MS的蓄积电荷量减少，所以就需要足够大的存储单元MC的电容值。
从上述观点看，DRAM的存储单元电容器的电容值必须与集成度无关、而为大致恒定大小(30～35fF)的值。
在图31中，直线Ⅰ表示MOS电容器(栅电容器)的电容值Cg，直线Ⅱ表示将两个存储单元电容器串联时每单位面积的电容值，直线Ⅲ表示实际的存储单元电容器的电容值。分别对应于各存储电容，示出了存储单元电容器MS及MS电容器(栅电容器)的每单位面积的电容值CO的值。
如图31所示，例如在16M位DRAM中，使用存储单元电容器MS的电容的电容值为栅电容器的电容值的0.8倍，在64M位DRAM的情况下，存储单元电容器MS中使用的电容的每单位面积的电容值变为栅电容器的每单位面积的电容值的1.5倍。在256M位DRAM中，使用存储单元电容器MS的电容的每单位面积的电容值约为栅电容器的每单位面积的电容值的2.5倍。即，在64M位DRAM以后的下一代DRAM中，使用存储单元电容器MS的电容与栅电容器相比，前者的面积效率好，而且伴随DRAM的存储容量的增大，两者的电容值之差急剧地增大。
在本实施例23中，有效地运用该存储单元电容器MS相对于栅电容器的特征，能实现面积效率好的稳定电容。特别是在存储容量比16M位小的DRAM的存储单元电容器中，能实现用小占有面积实现比栅电容器的电容量足够大的面积效率好的电容元件。如图1等所示，特别是使内部电源电压V4及V7稳定用的稳定电容15及18必须具有相当于外部负载电容的10至100倍大小的电容值，例如其电容值为5nF。因此，当半导体集成电路包括DRAM时，通过利用与该DRAM的存储单元制造工艺相同的工艺实现稳定电容，能实现占有面积小且面积效率好的稳定电容。
图32是简略地表示DRAM的存储单元的剖面结构图。在图32中简略地示出了两个存储单元MCa及MCb的剖面结构图。存储单元MCa及MCb是在低杂质浓度的P-型半导体衬底200上形成的其浓度比衬底200高的P阱区201的表面上形成的。在该P阱区201的表面上彼此隔开地形成高浓度N型杂质区202a、202b及202c。在杂质区202a及202b之间的区域上，通过栅绝缘膜(图中未示出)形成例如用构成字线(WL)的第一层多晶硅层形成的导电层204a，另外在杂质区202b及202c之间的区域上，通过图中未示出的栅绝缘膜形成用构成另一字线的例如第一层多晶硅层形成的导电层204b。这些导电层204a及204b互相平行地沿图30中的行方向延伸配置。
在这些导电层204a及204b上，将例如用第一层铝布线层形成的构成位线(BL)的导电层205配置在与构成字线的导电层204a及204b交叉的方向上。
对应于杂质区202a形成导电层206a，该导电层206a形成具有延伸到导电层204a上的栓部分和平坦部分的存储单元电容器的一个电极(存储节点)，对应于杂质区202c形成导电层206b，该导电层206b构成同样具有栓部分和平坦部分的电容器的存储节点。这些导电层206a及206b分别与杂质区202a及202c导电性地连接。
形成构成存储单元电容器的另一电极(单元板电极节点)的导电层208，该导电层208通过电容器绝缘膜207a及207b与构成该存储单元电容器的存储节点的导电层206a及206b的平坦部分相对、覆盖这些导电层206a及206b。构成存储单元电容器的另一电极(单元板电极节点)的导电层208在全部存储单元上延伸配置。
由构成字线的导电层204a、杂质区202a及202b、构成电容器的导电层206a、以及电容器绝缘膜207a及207b实现一个存储单元MCa。存储单元MCb由杂质区202b及202c、构成字线的导电层204b、构成存储节点的导电层206b、电容器绝缘膜207b、以及构成单元极板电极节点的导电层208来实现。
从该图32所示的结构可知，从平面图上看，存储单元电容器和存储单元的存取晶体管相重合地配置。通过构成这种三维单元结构，能减少单元占有面积。另一方面，构成存储节点的导电层206a及206b上部的平坦部分的厚度较厚。因此，与起单元板电极节点作用的导电层208的相对面积形成得大。并非造成从该平面图上看到的占有面积的增大，而是使相对面积增大，以增大存储单元电容器的电容值。
把该图32所示的存储单元的结构称为叠层(stack)电容器结构，这样的三维叠层电容器能实现面积效率好的电容元件。在本实施例中，利用该存储单元的结构作为使其内部电源电压稳定用的稳定电容元件。图33是简略地表示本发明的实施例23中的第一稳定电容元件的剖面结构图。在图33中，在P-型半导体衬底区200的表面上形成作为第一导电型的半导体衬底区的N阱(N型半导体层)21O。将该N阱210作为衬底区，形成具有与图32所示的存储单元相同结构的电容元件。即，在N阱201的表面上彼此隔开隔地形成高浓度N型杂质区202g、202d、202e及202f。这些杂质区202d~202g在与图32所示的存储单元的杂质区202a及202b同一制造工序中形成。在以下的说明中，在图32所示的构成部分和图33所示的构成部分中除了加字的情况以外，标有同一参照数字的构成部分是在同一制造工序中形成的。
与杂质区202f相邻地形成元件分离用的例如热氧化膜即元件分离膜209c。此外，在杂质区202d和202g之间形成元件分离膜209b，另外与杂质区202g外部相接地形成元件分离膜209a。由元件分离膜209a及209c界定该电容元件形成区。
在杂质区202d及202e之间的半导体衬底区(N型阱)210上，通过栅绝缘膜203a在与字线相同的层上形成导电层204d。在杂质区202e及202f之间的半导体衬底区210的表示上，通过栅绝缘膜203b形成在与字线相同的层上形成的导电层204e。另外，在元件分离膜209b及209c上形成与字线相同的层的导电层204c及204c’。这些导电层204c~204c’是用掺入了与图32所示的字线即栅电极层204a及204b同样的杂质的低电阻多晶硅、高熔点金属或高熔点金属硅化物层形成的。这些导电层204c～204e及204c’是相当于字线的导电层。
对应于杂质区202d及202f分别形成剖面呈T形的第一导电层206c及206d，这些第一导电层206c及206d分别与杂质区202d及202f导电性地连接。这些第一导电层206c及206d中的每一层都有与对应的杂质区202d及202f导电性地连接用的栓部分(脚部分)、以及为了实际上形成电容而有较大表面面积的平坦部分。这些导电层206c及206d是在与构成图32所示的存储单元的存储节点的导电层206a及206b相同的制造工序中形成的，而且具有同样的结构及材料(掺杂多晶硅)。第一导电层206c及206d按规定形状进行图形刻蚀，相互之间用层间绝缘膜分开。
在第一导电层206c及206d上通过绝缘膜207a及207b形成第二导电层208a。该第二导电层208a用低电阻的掺入了高浓度杂质的多晶硅构成，在与构成图32所示的存储单元的电容器的另一电极的单元极导电层208相同的制造工序中形成。
杂质区202e与图中沿水平方向延伸的导电层205a导电性地连接。该导电层205a与构成图32所示的位线的导电层205对应，在与该位线205相同的制造工序中形成，而且用与该位线对应的导电层205相同的材料的高熔点金属硅化物等构成。第二导电层208a与该电容元件的一个电极节点VA导电性地连接，在N阱210的表面上形成的杂质区202g与该电容元件的另一个电极节点VB导电性地连接。
在该图33所示的结构中，第二导电层208a形成电容元件的一个电极。第一导电层206c及206d通过杂质区202d及202f与N阱(半导体衬底区)210导电性地连接，且导电性地连接在该电容元件的另一个电极节点VB上。因此，在区A及B上形成的电容互相并联连接在电极节点VA及VB之间。这些电极节点VA及VB分别与图1所示的MOS晶体管5或8的漏及源连接。
该图33所示的电容元件具有与存储单元相同的结构，在区A及B上形成的电容元件的占有面积非常小。电容器绝缘膜207c及207d与图32所示的存储单元的电容器绝缘膜207a及207b相同，具有氮化硅膜及氧化硅膜的双层结构，能用小占有面积实现足够大的电容值。
另外，在区A及B上形成的电容元件由于具有与存储单元相同的结构，所以除了半导体衬底区(N阱)210的形成以外，能在与所有的存储单元对应的构成部分的制造工序相同的工序中形成这些构成部分，在DRAM中不增加制造工序数就能实现面积效率好的电容元件。
图34是表示图33所示的电容元件的平面布局图。在图34中，相当于字线的导电层204d配置在杂质区202d及202e之间，相当于字线的导电层204e配置在杂质区202e及202f之间。杂质区202e通过接触孔215与相当于位线的导电层205a导电性地连接。导电层204d及204e和导电层205a互相沿正交方向配置。前面已说明过，这是因为电容元件具有与存储单元相同的结构，导电层204d及204e相当于字线，导电层205a相当于位线。
杂质区202d通过用虚线表示的栓部分导电性地与导电层206c连接，杂质区202f通过用虚线表示的栓部分导电性地与导电层206d连接。相当于存储单元电容器的单元板的导电层208a配置在导电层206c及206d上。构成电容元件的电极节点的导电层206c及206d都延伸到导电层204d及204e上。
如图33所示，这些导电层206c及206d的上侧平坦部分的厚度较厚，其侧面的表面积足够大。因此，导电层208a和导电层206c及206d的相对面积足够大。即，能获得具有下述特征的电容元件以DRAM的存储单元电容器的特征、即小占有面积实现大电容量。该图33及图34所示的电容元件与存储单元的阵列结构相同，只配置在必要数量的行及列方向上。
图35A及35B是表示一个单位电容元件的等效电路及本发明的实施例23的第一电容元件的等效电路图。如图35A所示，一个单位电容元件包括用导电层208a和导电层206(206c或206d)形成的电容CS(相当于存储单元电容器MS)；以及用相当于字线的导电层204(204d、204e)和半导体衬底区(N阱)210形成的电容Cp。电容Cp及电容CS与半导体衬底区210并联连接。电容CS的一个电极连接在节点VA上。半导体衬底区210连接在另一个电极节点VB上。形成电容Cp的相当于字线的导电层204(204c～204f)也可以呈浮置状态，另外也可以固定地连接呈恒定的电位。电容Cp相当于存储单元的存取晶体管的栅电容。因此，电容Cp的耐压程度为电源电压VCC以上，即使电源电压VCC固定地供给该导电层204(204d、204e)，也无损于任何可靠性。另一方面，对应于存储单元电容器的电容CS的绝缘膜形成得非常薄，耐压小。可是，加在电极节点VA及VB之间的电压是比VCC/2低的电压电平，其可靠性无任何损失。
在图35B中，多个电容CS并联连接在电源节点VA及VB之间。在图35B中，由于电容Cp比电容CS小，故未示出。如该图35B所示，多个电容CS并联连接在节点VA及VB之间。设电容CS的个数为X，则该电容元件给出X·CS的电容值。因此，通过并联连接相当于存储单元电容器的必要数量的单位电容元件CS，就能容易地用低占有面积实现具有必要的电容值的电容元件。
图36A是表示将该图33及图34所示的电容元件作为使第一节点4的电压稳定用的电容元件使用时的连接形态的示意图。在图36A中，该电容元件1 5的一个电极节点VA连接在第一电压源VCC上，另一电极节点VB连接在第一节点4上。前面已说明过，第一节点4上的内部电源电压V4是比基准电压Vref高的电压电平，因此电源电压VCC和内部电源电压V4之差小于VCC/2。因此比VCC/2高的电压不加在稳定电容元件15的电极节点VA及VB之间，即使将多个与存储单元电容器相同的电容器并联连接使用，也能保证其足够的耐压。
图36B是表示使低电平内部电源电压稳定用的电容元件的连接形态的示意图。电容元件18并联地与p沟道MOS晶体管8连接。该电容元件18的一个电极节点VA导电性地连接在第二节点7上，另一个电极节点VB导电性地连接在接地节点(第二电压源)VSS上。第二节点7上的低电平内部电源电压V7是比内部电源电压VSa高的电压电平。因此，该第二节点7上的低电平内部电源电压V7是比基准电压Vref低的电压电平。因此该低电平内部电源电压V7和接地电压VSS之差小于VCC/2。因此即使将图33及图34所示的多个电容元件与该稳定电容18并联连接使用，也能保证其足够的耐压。另外，在图36A及图36B中，电极VA及VB的连接位置也可以调换。
如图36A及图36B所示，利用与存储单元相同的结构，特别是利用与存储单元电容器相同的结构实现电容值，由于将多个与该存储单元电容器相同结构的单位电容元件并联连接来实现稳定电容元件，所以能容易地用低占有面积实现具有必要的电容元件的稳定电容。另外，能在与存储单元相同的制造工序中实现这些稳定电容元件，不增加任何制造工序。图37A是简略地表示本发明的实施例23的第二稳定电容元件的剖面结构图。在该图37A所示的稳定电容元件的结构中，在P型半导体衬底200表面上形成的N阱210的全部表面上通过栅绝缘膜203c形成相当于字线的导电层204f。该相当于字线的导电层204f形成于N阱210的几乎全部表面。在该相当于字线的导电层204f上通过图中未示出的层间绝缘膜形成相当于位线的导电层205b。该相当于位线的导电层205b与相当于字线的导电层204f的几乎全部表面相对地形成。在该相当于位线的导电层205b上分别隔开地形成相当于存储单元电容器的存储节点的第一导电层206e1、206e2、…206en。这些第一导电层206e1～206en都与该相当于位线的导电层205b共同导电性地连接。在比位线的靠上部分形成存储单元电容器的存储节点的电容形成部分(头部的平坦部分)。因此，在存储单元的制造工艺中，该存储单元电容器的存储节点是在位线制造后形成的。
因此，在该图37A所示的电容元件的结构中，也与形成将前面的图33所示的单位电容元件与对应的杂质区导电性地连接起来用的接触孔一样，利用与存储单元电容器的制造工序相同的制造工序，即利用存储单元电容器的存储节点用的接触孔的形成工艺，能形成将这些第一导电层206e1～206en和相当于位线的导电层205b导电性地连接起来用的接触孔。因此，在图37A所示的结构中，不增加任何掩模数及制造工序数。通过电容器绝缘膜207e，形成与存储单元板电极层相同的层的第二导电层208b，以便覆盖这些第一导电层206e1～206en。
N阱210通过在其表面上形成的高浓度N型杂质区202h连接在电极节点VB上。相当于字线的导电层204f及第二导电层208b连接在电极节点VA上。相当于位线的导电层205b连接在电极节点VB上。
在该图37A所示的电容元件的结构中，利用相当于字线的导电层204f和相当于位线的导电层205b之间的层间绝缘膜，形成电容cq。相当于存储节点的第一导电层206e1～206en和第二导电层208b利用其间的电容器绝缘膜207e，实现由n个单元电容元件并联连接的电容元件。因此，由该第一导电层206e1～206en、电容器绝缘膜207e及第二导电层208b能形成具有n·CS的电容值的电容元件。
即使第一导电层206e1～206en共同导电性地连接在相当于位线的导电层205b上，也由第一导电层206e1～206en与第二导电层208b相对的头部的平坦部分的表面积决定该电容元件的电容值。因此由第二导电层208b、第一导电层206e1～206en及电容器绝缘膜207e形成的电容元件的电容值与上述的图35B所示的电容元件I的电容值相同。
由相当于字线的导电层204f、N阱210和栅绝缘膜203c形成电容元件Ca。N阱210通过杂质区202h导电性地连接在电极节点VB上，该N阱210的全部表面起到电容器的一个电极的作用。
图37B是表示该图37A所示的电容元件的等效电路图。如图37B所示，电容Ca、CS1、…、CSn及Cq并联连接在电极节点VA及VB之间。因此，利用在该N阱210的几乎全部表面上形成的相当于字线的导电层204f，电容Ca的值比图33所示构成的电容元件的的结构的电容值大，另外增加在相当于位线的导电层205b和相当于字线的导电层204f之间形成的电容Cq，能使电容值更大。在该相当于位线的导电层205b和相当于字线的导电层204f之间形成的层间绝缘膜的厚度比栅绝缘膜203c大约厚20倍左右。这是为了防止由布线间的寄生电容引起的电容耦合。因此，电容Cq的电容值为电容Ca的电容值的5％左右的值。
另外，相当于位线的导电层205b可以用钨或钼等高熔点金属和多晶硅的复合结构或高熔点金属硅化物结构中的任意一种结构构成。相当于字线的导电层204f也一样。图38A是简略地表示本发明的实施例23的第三稳定电容元件的剖面结构图。在图38A中，在P型半导体衬底200表面上形成N阱210a。该N阱210a与图33及图37所示的N阱210相比，其表面杂质浓度降低。由于该N阱210a的表面杂质浓度降低，所以容易形成沟道。在遍及N阱210a的几乎全部表面上通过栅绝缘膜203d形成相当于字线的导电层204g。在该相当于字线的导电层204g上彼此隔开地形成相当于存储节点的第一导电层206f1～206fn。在这些第一导电层206f1～206fn上通过电容器绝缘膜207f形成相当于单元板的第二导电层208c。第一导电层206f1～206fn共同导电性地连接在相当于字线的导电层204g上。
在N阱210a的周边表面上设有高浓度P型杂质区219，以及与该杂质区219相邻的高浓度N型杂质区202i。
相当于字线的导电层204g导电性地连接在电极节点VB上，杂质区202i及219、以及第二导电层208c导电性地连接在电极节点VA上。
如该图38A所示，使N阱210a的表面杂质浓度较低，形成沟道区220。该沟道区220导电性地连接在高浓度P型杂质区219上，形成电容器的一个电极。因此，由该相当于字线的导电层204g、栅绝缘膜203d和沟道区220形成使用p沟道MOS晶体管的MOS电容器。上述图33及图37所示的N阱210导电性地连接在高浓度N型杂质区上，不形成沟道区，其表面作为电极使用，能使表面电阻减小。
可是，如该图38A所示，通过使N阱210a的表面杂质浓度较低，形成沟道区220，在该沟道区220上形成图中未示出的耗尽层区。该耗尽层区是不存在电荷的区，在沟道区220和N阱210a之间形成耗尽层电容，因此，该图38A所示的MOS电容器具有由栅绝缘膜203d形成的电容值和由耗尽层电容形成的电容值相加后的电容值，相应地能增大该电容元件的电容值。
即，如该图38B所示，能在电极节点VA及VB之间实现单元电容元件CS1~CSn及MOS电容器Cm导电性地并联连接的面积效率更好的电容元件。高浓度P型杂质区219将电荷供给沟道区220，将该沟道区220作为一个电极使用。另一方面，高浓度N型杂质区202i将电极节点VA的电压加在N阱210a上。因此，在p沟道MOS晶体管的结构中，构成源/漏区的高浓度P型杂质区219的电压和构成该MOS晶体管的衬底区的N阱210a的电压相等，相应地消除对构成该MOS电容器的MOS晶体管的阈值电压的衬底效应，与加在电极节点VA上的电压无关，能稳定地实现恒定的电容值。
将该图38A所示的电容元件作为使内部电源电压稳定用的稳定电容之用。在此情况下，MOS电容器在N阱210a的表面上形成P型沟道区。因此，将比加在电极节点VA上的电压低的电压加在电极节点VB上。因此，其连接形态与图36A及36B所示的连接形态相同。
如上所述，按照本发明的实施例23，由于利用具有与存储单元相同的结构的电容器作为稳定电容，所以能用小占有面积实现具有大电容值的电容。
另外，作为该半导体集成电路，不限于图28所示的将处理器和DRAM集成在一起的结构，也可以是将DRAM和逻辑电路集成在同一半导体芯片上的结构。
另外，如图39所示，半导体集成电路1也可以包括DRAM230，以及例如与系统时钟、即时钟信号CLK同步进行数据的输入输出的输入输出接口电路232。该输入输出接口电路232进行DRAM230的选择存储单元和数据的收发。该输入输出接口电路232包括的输出部具有限幅功能。DRAM230具有与通常的DRAM相同的结构。即使是与图39所示的时钟同步地进行数据的输入输出的存储器，如果在半导体集成电路1内设置具有叠层电容器型的存储单元的DRAM，也能用与该存储单元结构相同的电容器实现稳定电容。
该图39所示的输入输出接口电路232也还可以是时钟同步型半导体存储装置中的输入输出缓冲器部分。[稳定电容的连接形态1]图40是表示稳定输出用的稳定电容的第一连接形态图。在图40中，第一节点4的电压稳定用的稳定电容15a连接在第一节点4和第二电压源(以下简称接地节点)VSS之间。第二节点7的电压稳定用的稳定电容18连接在第二节点7和接地节点VSS之间。
输出电路10工作时，在电流从第一节点4流向输出节点9时，通过第一电源电路5的MOS晶体管5a或5c供给电流，另外通过该稳定电容15a供给电流ia。MOS晶体管5a或5c的导通电阻较高。当第一节点4的电压急剧变化时，在该第一节点的电压高速变化的情况下，稳定电容15a的蓄积电荷通过第一节点4被供给输出电路10。当第一节点4的电压变化时，在该第一节点4的电压高速变化的情况下，稳定电容15a的阻抗(1/jw·c)比MOS晶体管5a或5c的阻抗(导通电阻)小。在此情况下，稳定电容15a将其蓄积电荷供给第一节点4，同时从接地节点VSS取入电荷，供给第一节点4。因此，在该输出电路10工作、第一节点4的电压电平高速变化时，电流ia等效地从接地节点VSS通过稳定电容15a流向第一节点4。
另一方面，该输出电路10工作时，在输出节点9放电的情况下，第二节点7的电压电平高速变化。这时，稳定电容18的阻抗比第二电源电路8包括的MOS晶体管8a或8c的导通电阻小，从输出节点9供给该第二节点7的电流通过稳定电容18放电到接地节点VSS。电流ia及ib之所以分别流过这些稳定电容15a及18，是因为在该输出电路10工作时的过渡状态下，这些第一节点4及第二节点7的电压电平由与该输出节点9连接的负载电容的电容值和稳定电容15a或18的电容值决定。即，由负载电容和稳定电容15a或18的电荷的电容分割产生的电压电平来决定。
在该图40所示的稳定电容的连接形态下，稳定电容15a及18的一个电极节点都导电性地连接在接地节点VSS上。因此，在半导体集成电路的布局中，即使在只存在靠近接地线的区中，也能容易地配置这些稳定电容15a及18。图41是表示本发明的实施例24中的稳定电容的第二连接形态图。在该图41所示的结构中，使第二节点7的电压稳定用的稳定电容18a连接在第一电压源(以下称电源节点)VCC和第二节点7之间。使第一节点4的电压稳定用的稳定电容15与图1所示的配置形态相同，连接在电源节点VCC和第一节点4之间。
输出电路10工作时，在输出节点9被充电到高电平的情况下，稳定电容15的阻抗比电流驱动MOS晶体管的阻抗(导通电阻)小，电流ic通过该稳定电容15被供给第一节点4，通过输出电路10传递给输出节点9。电流ic之所以通过该稳定电容15流动，是因为如果第一节点4的电压电平急剧下降，稳定电容15的电极上蓄积的电荷减少，则为了补偿该减少的电荷，电荷便从电源节点VCC供给与稳定电容15的第一节点4连接的电极。就是说，与该第一节点4连接的电极上蓄积的电荷Q以C15·V15的大小供给。这里，C15表示稳定电容15的电容值，V15表示加在该稳定电容15的电极之间的电压。因此，在第一节点4的电压急剧下降的情况下，加在稳定电容15上的电压V15增大，电荷量Q等效地增大，该增加的电荷量Q从电源节点VCC供给。
另一方面，在输出电路10将输出节点9放电到低电平的情况下，第二电源电路8的MOS晶体管8a或8c的阻抗大，电流id通过呈低阻抗状态的稳定电容18a从第二节点7流到电源节点VCC。即使在此情况下，传递到稳定电容18a的电荷被电源节点VCC吸收，所以等效地流过电流id。
在该图41所示的连接状态的情况下，稳定电容15和18a与电源节点VCC连接。因此，在该稳定电容15及18a的配置区附近，在没有设接地线的区中能配置这些稳定电容15及18a，能提高这些稳定电容15及18a的布局自由度。图42是表示本发明的实施例24中的稳定电容的第三连接形态图。在该图42所示的结构中，使第一节点4的电压稳定用的稳定电容15b连接在第一节点4和供给为了信号输出而供给的电源电压VCCQ的第三电压源(以下称输出电源)VCCQ之间。使第二节点7的电压电平稳定用的稳定电容18b连接在第二节点7和供给信号输出用的接地电压VSSQ的第四电压源(以下称输出接地节点)VSSQ之间。
将与输出电源节点VCCQ分开设置的电源电压VCC供给MOS晶体管5的源。将与供给该输出接地节点VSSQ的接地电压VSSQ的来自第二电压源的接地电压VSS供给MOS晶体管8的源。
输出电路工作时由于输出信号而消耗大的电流，所以为了稳定地供给该消耗电流，与内部电路用的电源分开地供给输出用的电源电压VCCQ及接地电压VSSQ。在输出电路10工作时，之所以流过非常大的工作电流，原因在于稳定电容15b及18b。因此，通过将稳定电容15b的一个电极连接在输出电源节点VCCQ上，将稳定电容18b的一个电极节点连接在输出接地节点VSSQ上，能稳定地供给输出电路10工作时的大的消耗电流。另外，电源电压VCC及接地电压VSS被用作另一内部电路的工作电源电压。因此，设定该第一节点4及第二节点7的内部电源电压的电压电平的电路不需要配置在该输出电源节点VCCQ及输出接地节点VSSQ附近，对设定第一及第二节点4及7的电压用的电路的布局限制少，能改善设计的自由度。
该图42所示的稳定电容15b及18b的工作分别与图41所示的稳定电容15及图4所示的稳定电容18的工作相同(只是所连接的节点不同)。图43是表示本发明的实施例24中的稳定电容的第四连接形态图。在该图43所示的结构中，稳定电容15连接在电源节点VCC和第一节点4之间，稳定电容18连接在第二节点7和接地节点VSS之间。另外，电容元件300连接在第一节点4和第二节点7之间。
如该图43所示，通过将另一电容元件300新连接在第一节点4和第二节点7上，能获得以下效果。
输出电路10工作、使输出节点9放电时，由于第二电源电路8的MOS晶体管8a或8c的阻抗高，所以通过输出电路10供给该第二节点7的放电电流通过稳定电容18放电，另外，同时还通过电容元件300及15向电源节点VCC放电。因此，能减少向接地节点VSS放电的电流，能降低该接地电压VSS的噪声。同样，在输出电路10对该输出节点9充电的情况下，由于第一电源电路的MOS晶体管5a或5c的阻抗高，所以电流通过稳定电容15供给第一节点4，另外电流从接地节点VSS通过电容元件18及300供给第一节点。电流之所以从该接地节点VSS通过电容元件18及300供给第一节点4，是因为电容元件300的一个电极连接在第一节点4上，当该电容元件300的电极上蓄积的电荷量减少时，电流通过该电容元件300过渡性地流过。这时，由于MOS晶体管8a或8c的阻抗高，所以电荷通过电容元件18供给电容元件300。
因此，能将该充电电流分散到接地节点VSS及电源节点VCC两者上，能使输出电路10工作时的电源噪声(由电源电压VCC及接地电压VSS两者产生的噪声)小。此外，通过设置该稳定电容元件300，不伴有面积增大就能增加对于第一节点4及第二节点7的稳定电容的电容值。以下说明该稳定电容元件的面积效率的提高情况。
图44是表示对于第二节点的稳定电容的等效电路。电容元件300及15的串联体和稳定电容18并联连接在第二节点7上。现在假设稳定电容15的电容值为Cv，稳定电容18的电容值为Cg，以及电容元件300的电容值为Cc，求出连接在第二节点7上的稳定电容整体的电容Ct。用下式表示该合成电容值CtCt=Cg+Cv·Cc/(Cv+Cc)……(11)假定面积恒定，并取为一恒定值K，则电容元件15、18及300的电容值的总合为Cv+Cg+Cc=K……(12)假定电容15及18的电容值Cv及Cg相等。
Cv=Cg……(13)由上式(12)及(13)可得到下式Cc=K-2·Cg……(14)如果将式(14)代入式(11)，则可得到下式
Ct=Cg+Cg·(K-2·Cg)/(Cg+K-2·Cg)=Cg+Cg·(K-2·Cg)(K-Cg)-1……(15)为了求电容值Cg的合成电容值Ct的最大值，以Cg为自变量对上式(15)进行微分。
dCt/dCg=1+(K-2·Cg)·(K-Cg)-1+Cg·(-2)·(K-Cg)-1+Cg·(K-2·Cg)·(-1)·(-1)·(K-Cg)-2=(3·Cg2-6·K·Cg+2·K2)/(Cg-K)2……(16)通过使上式等于0，可求得极值。
3·Cg2-6·K·Cg+2·K2=0……(17)解上式(17)，可求得下式。
Cg=(1±1/√3)·K……(18)电容值Cg的值域在0和K之间。因此，给出极大值的电容值Cg的值能由上式(18)给出合成电容Ct的最大值。给出该最大值的电容值Cg可由下式给出。
Cg=(1-1/√3)·K……(18a)将上式(18a)代入上式(14)，得到下式。
Cc=(-1+2/√3)·K……(19)电容值Cc的值域为0≤Cc≤K，上式(19)满足该条件。将式(18a)及(19)代入式(15)，能求得合成电容Ct的最大值Ctmax。
Ctmax=(4-2√3)·K设全部电容为1，则K=1。这时，合成电容Ct的最大值Ctmax可用下式表示。
Ctmax=4-2√3=0.5359因此，将电容值Cg取为0.5，另外将电容值Cv取为0.5，与只使用两个稳定电容15及18的情况相比，连接各第一节点4及第二节点7的稳定电容的电容值能分别增加0.0359，相应地作为整体，能使稳定电容的电容值增大约7.2％。换句话说，通过连接3个电容元件15、18及300，能减少稳定电容的占有面积。
在图45A中示出了这些电容元件的电容值和合成电容Ct的具体数值，在图45B中示出了合成电容的电容值Ct和稳定电容18的电容值Cg的关系曲线。在图45B中，纵轴表示合成电容Ct的电容值(单位K=1)，横轴表示稳定电容18的电容值Cg。如该图45A及45B所示，当电容值Cv及Cg为0.4，电容Cc为0.2时，合成电容Ct的电容值是比0.5大的0.53的值。即，如果使电容Cv及Cg的电容值从0.1增加到0.4，则合成电容Ct的电容值也随之增大，如果超过该区域，则合成电容Ct的电容值变小。
图46A示出了该图45B所示区域DM附近的各电容值的具体数值，图46B中示出了该区域DM的合成电容Ct的电容值和稳定电容18的电容值Cg的关系曲线。在该图46B中，也是纵轴表示合成电容Ct的电容值，横轴表示稳定电容18的电容值Cg。在该图46A及46B中也取K=1。
如该图46A所示，如果电容值Cv及Cg的值从0.39增加到0.4，相应地合成电容Ct的电容值也增加。如果上述的电容值Cv及Cg的值变得比0.43大时，合成电容Ct的电容值变小。因此，如上式所示，当设定了Cg=Cv=0.4226，而且Cc=0.1547的值时，能使稳定电压用的电容元件的电容值最大。Cg/Ctmax=0.4226/0.5359=0.79，因此，在输出节点9充放电时，电容元件18使该第二节点7的放电电流的79％放电，另一方面，能使剩余的21％的电流流向电容元件300及15，能减小接地节点VSS的噪声。这在第一节点4的情况下也一样，71％的电流通过稳定电容15，从电源节点VCC供给第一节点4，剩余的21％的电流通过电容元件300及18，从接地节点VSS供给。能减小电源电压VCC的噪声。
即，按照该连接形态4，由于采用了将增加的电容元件连接在第一节点4及第二节点7之间的结构，所以不伴有面积增大就能增加连接在第一节点4及第二节点7上的稳定电容的电容值，反过来说，能减小该稳定电容的占有面积。另外，能将第一节点4的充电电流及第二节点7的放电电流分散到电源节点及接地节点上，能降低电源电压VCC及接地电压VSS的噪声，能防止内部电路由于该电源噪声的影响而造成误操作。图47是表示本发明的实施例24中的稳定电容的第五连接形态图。在该图47所示的结构中，稳定电容15连接在输出电源节点VCCQ和第一节点4之间，稳定电容18连接在第二节点7和输出接地节点VSSQ之间，电容元件300连接在第一节点4和第二节点7之间。其它结构和图43所示的结构相同。
在该图47所示的结构中，输出电路10工作时，消耗大电流的稳定电容15及18分别连接在输出专用的电源节点VCCQ及接地节点VSSQ上。另一方面，与该稳定电容15、18及300相比，在该第一节点4及第二节点7上发生内部电源电压的电路部分不消耗大的电流。因此，将MOS晶体管5的源连接在电源节点VCC上，将MOS晶体管8的接地节点连接在接地节点VSS上。在内部电路中也能利用电源节点上的电源电压VCC及接地节点上的接地电压VSS。因此，对内部电路的工作不会产生不良影响，在输出电路10工作时，能从输出电源节点VCCQ及输出接地节点VSSQ稳定地供给充放电电流。因此，能将发生内部电源电压的电路配置在半导体芯片的适当位置，能改善布局的自由度(因为不需要始终将内部电源电压发生电路配置在输出电路附近)。另外，输出电源节点VCCQ及输出接地节点VSSQ被设定为输出专用，能稳定地供给对该输出节点9的充放电电流。图48是表示本发明的实施例24中的稳定电容的第六连接形态图。在图48中，稳定电容15c连接在电源节点VCC和第一节点4之间，而且稳定电容15d连接在第一节点4和接地节点VSS之间。另外，稳定电容18c连接在第二节点7和接地节点VSS之间，而且稳定电容18d连接在第二节点7和电源节点VCC之间。这些稳定电容15c及15d的电容值设定为Cv/2、即稳定电容15的电容值Cv的一半，另外稳定电容18c及18d的电容值也设定为Cg/2即各稳定电容18的电容值Cg的一半的值。在此情况下，稳定电容元件15c及15d并联连接在第一输出节点4上，所以合成电容值为Cv。同样，电容元件18c及18d并联连接在第二输出节点7上，所以对应于该第二输出节点7的电容的电容值为Cg。
在输出电路10工作、输出节点9充电时，电流通过稳定电容元件15c及15d供给第一节点4。这时，充电电流从电源节点VCC和接地节点VSS两者供给。因此，能使电源节点VCC上的噪声的大小约为只设一个电容值为Cv的稳定电容时的噪声大小的一半。另外，在接地节点VSS上也一样，其电压降低量能设定为连接了电容值为Cv的电容时的一半大小。
同样，在输出电路10工作、输出节点9放电时，电流通过稳定电容元件18c及18d流向第二节点7。该稳定电容元件18c及18d的放电电流分别流入接地节点VSS及电源节点VCC。因此，即使在这种情况下，放电电流也通过具有大小相同电容值的稳定电容元件18c及18d放电，所以放电电流在体被一分为二，所以能使接地电压节点VSS及电源节点VCC上的电压上升度、即噪声的大小为连接了电容值为Cg的电容时的大约一半。
如上所述，按照该连接形态6，由于分别与第一节点4及第二节点7对应，将电容元件连接在电源节点及接地节点之间，所以能将充放电电流分散在电源节点VCC及接地节点VSS上，大体能将输出电路10工作时的电源噪声的大小降低一半，能防止输出电路10工作时内部电路的误操作。图49是表示本发明的实施例24中的稳定电容的第七连接形态图。在图49所示的连接形态中，稳定电容元件15e连接在第一节点4和输出专用的输出电源节点VCCQ之间，而且稳定电容15f连接在第一节点4和输出专用的输出接地节点VSSQ之间。稳定电容18e连接在第二节点7和输出专用的输出接地节点VSSQ之间，稳定电容18f连接在第二节点7和输出电源节点VCCQ之间。电容元件15e及15f分别具有电容值Cv/2，电容元件18e及18f分别具有电容值Cg/2。这些电容元件的电容值全都相等。
在该图49所示的连接形态中，在输出电路10工作时，输出节点9充电时，充电电流从输出电源节点VCCQ及输出接地节点VSSQ通过稳定电容元件15e及15f供给第一节点4。从供给内部电路的工作电源电压的电源节点VCC输出信号时，没有电流流过(MOS晶体管5a或5c的阻抗较高)。即使在这种情况下，充电电流也被分散在输出电源节点VCCQ及输出接地节点VSSQ上，所以能将这些节点VCCQ及VSSQ上的噪声减半。
同样，在输出电路10工作时输出节点9放电时，流入第二节点7的放电电流通过稳定电容元件18e流到输出接地节点VSSQ，而且通过稳定电容元件18f流到输出电源节点VCCQ。因此，该放电电流也流到输出接地节点VSSQ及输出电源节点VCCQ上，使放电电流分散，所以与设置一个具有电容值Cg的稳定电容元件的情况相比，这些节点上的噪声能减少一半。另外，即使在输出电源电压VCCQ及VSSQ上发生噪声，电源电压VCC及VSS也不受其影响，内部电路能稳定地工作。图50是表示本发明的实施例24中的稳定电容的第八连接形态图。在图50中，具有电容值Cv/2的稳定电容元件15g连接在第一节点4和电源节点VCC之间，另外具有电容值Cv/2的稳定电容元件15h连接在第一节点4和接地节点VSS之间。具有电容值Cg/2的稳定电容元件18g连接在第二节点7和接地节点VSS之间，具有电容值Cv/2的稳定电容元件18h连接在第二节点7和电源节点VCC之间。另外，具有电容值Cc的稳定电容元件300连接在第一节点4和第二节点7之间。
在该连接形态中，在输出电路10工作、使输出节点9充电的情况下，电流通过稳定电容元件15g及15h供给第一节点4，另外，还通过稳定电容元件18g、18h及稳定电容元件300供给充电电流。与使用具有电容值Cv的稳定电容及具有电容值Cg的稳定电容的情况相比，电源节点VCC上的充电电流用的电源电压VCC的变化大小及接地节点VSS上的充电电流用的接地电压VSS的变化大小能减小一半。另外，在图50所示的连接形态中，利用第一节点4和第二节点7之间的电容元件300，不增加占有面积就能使连接在第一节点4及第二节点7上的稳定电容的电容值增大。因此，即使在MOS晶体管5a或5c及8a或8c的导通电阻较大的情况下，也能使第一节点4及第二节点7的电压稳定，能稳定、高速地将具有所希望的振幅的信号输出给输出节点9。图51是表示本发明的实施例24中的稳定电容的第九连接形态图。在图51所示的结构中，稳定电容元件连接在输出电源节点VCCQ及输出接地节点VSSQ上。即稳定电容元件15i连接在第一节点4和输出电源节点VCCQ之间，稳定电容元件15j连接在第一节点4和输出接地节点VSSQ之间。稳定电容元件18i连接在第二节点7和输出接地节点VSSQ之间，稳定电容元件18j连接在第二节点7和输出电源节点VCCQ之间。稳定电容元件300连接在第一节点4和第二节点7之间。其它结构与图50所示的结构相同，对应的部分标以相同的参照符号。
在图51所示的结构中，由于将输出电源节点VCCQ及输出接地节点VSSQ连接在稳定电容元件上，输出电路10工作时输出节点9的充放电电流流到这些输出电源节点VCCQ及输出接地节点VSSQ上，所以输出电路10工作时能抑制第一节点4及第二节点7上电压的变化，能稳定地在输出节点9上生成所希望的振幅的输出信号。另外，在第一节点4及第二节点7上发生内部电源电压的电路部分利用电源电压VCC及接地电压VSS，能不受输出信号时的噪声的影响而稳定地工作，另外内部电路利用这些电压VCC及VSS，能将发生该内部电源电压的电路部分配置在适当的位置，能提高布局的自由度。
如果利用该实施例24的稳定电容，则能抑制电源电压VCC及VSS的变化，在内部发生基准电压Vref时，能稳定地将基准电压Vref保持为恒定的电压电平。图52是简略地表示本发明的另一应用例的半导体集成电路的结构图。在图52中，该半导体集成电路包括使电源电压VCC下降到规定的电平后传递给第一节点4的降压电路310；生成比接地电压VSS高的电压电平的电压并传递给第二节点7的升压电路312；使第一节点4上的电压电平稳定的稳定电容314；以及使第二节点7上的电压稳定用的稳定电容316。
输出电路10将该第一节点4及第二节点7上的电压作为工作电源电压而工作。
降压电路310及升压电路312生成规定的电压电平的电源电压，传递给第一节点4及第二节点7。这些降压电路310及升压电路312不需要在具有高输入阻抗的输入部接收基准电压，具有生成规定电平的电压的功能即可。
另外，稳定电容314及316具有使第一节点4及第二节点7的电压稳定的结构，可以具有图1及该实施例24中的从第一连接形态至第九连接形态中的任意一种连接形态。
另外，在传输电路中设有终端电阻的系统中也可以应用本发明。能与该终端电阻的阻值独立地使输出级的晶体管的驱动力增大，能实现高速工作的系统。
如上所述，按照本发明，能根据基准电压稳定地生成规定的电压电平的内部电源电压，能实现稳定且高速工作的半导体集成电路。
权利要求
1．一种半导体集成电路，其特征在于，包括连接在第一节点和输出节点之间、根据供给的内部信号，将上述输出节点和上述第一节点导电性地连接起来的第一绝缘栅型场效应晶体管；连接在第二节点和上述输出节点之间、根据上述内部信号互补地与上述第一绝缘栅型场效应晶体管导通，将上述输出节点和上述第二节点导电性地连接起来的第二绝缘栅型场效应晶体管；在具有高输入阻抗的输入部接收基准电压，生成介于上述基准电压和第一电压源节点的电压之间的电压电平的恒定电压的第一电压发生装置；根据上述第一电压发生装置的输出电压和上述第一节点上的电压之差，将电流从第一电压源供给上述第一节点的第一内部电源装置；在具有高输入阻抗的输入部接收上述基准电压，生成介于上述基准电压和第二电压源节点的电压之间的电压电平的恒定电压的第二电压发生装置；以及根据上述第二电压发生装置的输出电压和上述第二节点上的电压之差，使电流从上述第二节点流到与上述第一电压源不同的上述第二电压源节点的第二内部电源装置。
2．根据权利要求1所述的半导体集成电路，其特征在于，还包括与上述第一节点连接、使上述第一节点的电压稳定用的第一电容元件；以及与上述第一电容元件分开设置、与上述第二节点连接、使上述第二节点的电压稳定用的第二电容元件。
3．根据权利要求1所述的半导体集成电路，其特征在于上述第一内部电源装置包括连接在上述第一电压源和上述第一节点之间的第三绝缘栅型场效应晶体管；以及对上述第一电压发生装置的输出电压和上述第一节点上的电压进行比较、将表示该比较结果的信号加在上述第三绝缘栅型场效应晶体管的栅上的第一比较电路，上述第二内部电源装置包括连接在上述第二电压源和上述第二节点之间、而且具有与上述第三绝缘栅型场效应晶体管不同的导电型的第四绝缘栅型场效应晶体管；以及对上述第二节点上的电压和上述第二电压发生装置的输出电压进行比较、将表示该比较结果的信号加在上述第四绝缘栅型场效应晶体管的栅上的第二比较电路。
4．根据权利要求1所述的半导体集成电路，其特征在于还包括分别配置上述第一及第二绝缘栅型场效应晶体管组的多个上述输出节点，上述第一及第二节点共同配置在上述多个输出节点上。
5．根据权利要求1所述的半导体集成电路，其特征在于，上述第一电压发生装置包括与上述第一内部电源装置连接、发生与供给上述第一内部电源装置的输入节点的电压相对应的电压的比较电压发生装置；对上述基准电压和上述比较电压发生装置的输出电压进行比较的比较装置；以及连接在施加上述第一电压源的电压以上的电压的驱动节点和上述第一内部电源装置的输入节点之间、根据上述比较装置的输出信号，将电流从上述驱动节点供给上述第一内部电源装置的输入节点的驱动元件。
6．根据权利要求1所述的半导体集成电路，其特征在于，上述第二电压发生装置包括与上述第二内部电源装置的输入节点连接、发生与该输入节点的电压相对应的电压的比较电压发生装置；对上述基准电压和上述比较电压发生装置的输出电压进行比较的比较装置；以及连接在供给低于上述第二电压源的电压的电压的电源节点和上述第二内部电源装置的输入节点之间、根据上述比较装置的输出信号，将电流从上述第二内部电源装置的输入节点供给上述电源节点的驱动元件。
7．根据权利要求1所述的半导体集成电路，其特征在于上述基准电压由基准电压发生电路生成，该基准电压发生电路是在与形成上述半导体集成电路的半导体芯片相同的芯片上形成的。
8．根据权利要求1所述的半导体集成电路，其特征在于上述基准电压由设置在形成上述半导体集成电路的半导体芯片的外部的基准电压发生电路供给，因此当存在分别具有上述半导体集成电路的多个半导体芯片时，上述基准电压发生电路的基准电压共同加在上述多个半导体芯片上。
9．根据权利要求1所述的半导体集成电路，其特征在于将上述基准电压还作为判断输入信号的逻辑电平用的电压供给输入电路。
10．根据权利要求2所述的半导体集成电路，其特征在于还包括呈行列状排列的多个叠层电容器型存储单元；对应于各上述行配置、分别连接对应行的存储单元的多条字线；以及对应于各上述列配置、分别连接对应列的存储单元的多对位线，上述第一及第二电容元件分别包括第一导电型的半导体衬底区；以及在上述半导体衬底区表面上彼此隔开地形成的多个第一导电型的杂质区，上述多个杂质区有与上述存储单元的位线导电性地连接的区相当的第一杂质区；以及与上述存储单元的电容器导电性地连接的区相当的第二杂质区，还包括与上述第二杂质区导电性地连接、而且在与上述电容器的一个电极相同的层上形成的互相分离配置的多个第一导电层；与上述第一杂质区导电性地连接、而且在与上述位线相同的层上形成的相当于位线的导电层；在上述衬底区上与上述字线相同的层上形成的相当于字线的导电层；以及为覆盖上述第一导电层而形成、而且在与上述存储单元的电容器的另一电极相同的层上形成的第二导电层，上述衬底区起上述电容元件的一个电极的作用，而且上述第二导电层起另一个电极的作用。
11．根据权利要求2所述的半导体集成电路，其特征在于还包括呈行列状排列的多个叠层电容器型存储单元；对应于各上述行配置、分别连接对应行的存储单元的多条字线；以及对应于各上述列配置、分别连接对应列的存储单元的多对位线，上述第一及第二电容元件分别包括半导体衬底区；在上述衬底上与上述字线相同的层上形成的相当于字线的导电层；在上述相当于字线的导电层上、而且在与上述相当于字线的导电层相对、与上述位线相同的层上形成的相当于位线的导电层；在上述相当于位线的导电层上彼此隔开地、在与上述存储单元的电容器的一个电极层相同的层上形成、而且与上述相当于位线的导电层导电性地连接的多个第一导电层；以及为覆盖上述多个第一导电层而在与上述存储单元的电容器的另一电极相同的层上形成的第二导电层，上述相当于位线的导电层和上述衬底区互相连接，形成该电容元件的一个电极，而且上述相当于字线的导电层和上述第二导电层互相连接，形成该电容元件的另一个电极。
12．根据权利要求2所述的半导体集成电路，其特征在于还包括呈行列状排列的多个叠层电容器型存储单元；对应于各上述行配置、分别连接对应行的存储单元的多条字线；以及对应于各上述列配置、分别连接对应列的存储单元的多对位线，上述第一及第二电容元件分别包括第一导电型的半导体衬底区；在上述半导体衬底区表面周边部分形成的第二导电型的第一杂质区；在上述半导体衬底区表面周边部分与上述第一杂质区相邻形成的第一导电型的第二杂质区；在整个上述衬底区上、在与上述字线相同的层上形成的相当于字线的导电层；与上述相当于字线的导电层互相分离、而且在与上述存储单元的电容器的一个电极相同的层上形成、而且与上述相当于字线的导电层导电性地连接的第一导电层；以及为覆盖上述第一导电层而在与上述存储单元的电容器的另一电极相同的层上形成的第二导电层，上述第一导电层与上述电容元件的一个电极节点导电性地连接，而且上述第二导电层以及上述第一及第二杂质区与上述电容元件的另一个电极节点导电性地连接。
13．一种半导体集成电路，其特征在于，包括发生比第一电压源上的电压低的电压、并传递给第一节点的第一电压发生电路；发生比第二电压源上的电压高的电压、并传递给第二节点的第二电压发生电路；连接在上述第一节点和上述第二节点之间、根据供给的内部信号，将上述第一或第二节点上的电压电平的电压传递给输出节点的输出装置；与上述第一节点连接、而且使上述第一节点的电压稳定用的第一电容元件；与上述第二节点连接、而且使上述第二节点的电压稳定用的第二电容元件；以及连接在上述第一节点和上述第二节点之间的第三电容元件。
14．根据权利要求13所述的半导体集成电路，其特征在于上述第一及第二电容元件的电容值彼此相等，还包括与上述第一节点连接的具有与上述第一电容元件相同电容值的第四电容元件；以及与上述第二节点连接的具有与上述第二电容元件相同电容值的第五电容元件。
15．一种半导体集成电路，其特征在于包括发生比第一电压源上的电压低的电压、并传递给第一节点的第一电压发生电路；发生比第二电压源上的电压高的电压、并传递给第二节点的第二电压发生电路；将上述第一及第二节点上的电压作为两个工作电源电压而工作，根据供给的内部信号，驱动输出节点的输出装置；连接在上述第一节点和接收与上述第一电压源同一极性的电压的第一基准节点之间的第一电容元件；连接在上述第二节点和接收与上述第二电压源同一极性的电压的第二基准节点之间的第二电容元件；连接在上述第一节点和上述第二基准节点之间的第三电容元件；以及连接在上述第二节点和上述第一基准节点之间的第四电容元件。
全文摘要
一种半导体集成电路。根据来自在高阻抗的输入部接收基准电压的第一及第二电压发生电路(2、3)的内部电压(VCa、VSa),在输出电路(10)的电源节点(4、7)上生成规定的电压电平的内部电源电压。将稳定电容(15、18)连接在该输出电路的内部电源节点上。由以源跟随器方式工作的MOS晶体管(5、8)决定电源电压,输出电路工作时,通过稳定电容驱动充放电电流,能将被限幅的输出信号可靠地输出到输出节点(9)。
文档编号H03K19/01GK1211108SQ9810846
公开日1999年3月17日 申请日期1998年5月15日 优先权日1997年9月11日
发明者飞田洋一 申请人:三菱电机株式会社