专利名称：能够在更高速度下工作的发射级耦合逻辑电路的制作方法
技术领域：
本发明涉及发射级耦合逻辑电路(以下称为ECL)，更具体地说，涉及对ECL电路的改进，使其能够在更高速度下工作。
就工作速度而言，一般的ECL电路的性能取决于构成ECL电路的晶体管的开关响应以及输出电阻和与输出电阻相连的负载的总电容之间的时间常数。总电容是与输出电阻相连的负载电容和与引线和电阻有关的寄生电容的总和。为了提高ECL电路的工作速度，需要通过缩小晶体管的尺寸来提高其开关速度，最优化电流和增益值，以便减小输出负载的电阻值，以及进行整体设计时考虑减小寄生电容的问题。
晶体管的开关速度主要受以下因素影响晶体管的开关响应时间，基极响应时间，和集电极响应时间。在常规的ECL电路中，晶体管的开关响应时间和基极响应时间是可以缩短的，但是缩短集电极响应时间却很困难。
因此，本发明的一个目的是通过不仅缩短基极响应时间，而且还缩短集电极响应时间，来提供一种能够在更高速度下工作的ECL电路。
本发明的另一个目的是提供这样一种ECL电路，该电路的输出幅度被提高到实际上可以做到而不会产生任何问题的一个幅度，且不会降低电路增益。
根据本发明的一个方面，提供了一种发射级耦合逻辑(ECL)电路，包括差分双极型晶体管，每个晶体管都具有基极，差分双极型晶体管的基极接收互不相同的输入信号；分别与差分双极型晶体管的集电极相连的负载晶体管；以及分别与负载晶体管的基极和电源相连的电阻。
根据本发明的另一方面，提供了一种发射级耦合逻辑(ECL)电路，包括差分双极型晶体管电路，该电路包括第一晶体管，其基极用来接收第一输入信号和集电极产生输出信号，以及包括第二晶体管，其基极施加一个基准电压；第三晶体管，其发射级和集电极共同与第一晶体管的发射级和集电极相连，基极用来接收第二输入信号；分别与第一和第二晶体管的集电极相连的负载晶体管；以及分别与负载晶体管的基极和电源相连的电阻。
图1是表示常规的电阻负载型的发射级耦合(ECL)逻辑或电路；图2是表示具有级联结构的常规的ECL或电路；图3是表示本发明的第一实施例的ECL电路；以及图4是表示本发明的第二实施例的ECL电路。
为了便于理解本发明，先参照图1描述常规的ECL电路。在图1中，或电路10由常规的ECL电路构成。后级20与或电路10相连。或电路10包括输入晶体管Q1和Q2。输入晶体管Q1和Q2的基极分别与输入端In1和In2相连。ECL电路10还包括附加输入晶体管Q3，其基极与附加输入端In3相连。晶体管Q1、Q2和Q3的发射级与公共恒流源CIS1相连。这样，由输入晶体管Q1和Q2和附加输入晶体管Q3形成了一个差分放大器。输入晶体管Q1和Q2的集电极与作为输出负载的负载电阻R1相连，而附加输入晶体管Q3的集电极作为输出负载的负载电阻R2相连。输入晶体管Q1和Q2还与反相输出端/Out1(/表示反相)相连，而附加输入晶体管Q3的集电极还与输出端Out1相连。电容C1和C2表示地GND和将输出端Out1、反相输出端/Out1与后级20的电路输入相连的导线之间的寄生电容。
在或电路10中，当基准电势施加到附加输入端In3和处于ECL电平的输入信号施加到输入端In1和In2时，输入信号的逻辑加(或)提供给输出端Out1和反相输出端/Out1。
图1的或电路10和一般的ECL电路的工作速度取决于构成ECL电路的晶体管的开关响应，以及输出电阻和与输出电阻相连的负载的总电容之间的时间常数。总电容是与输出电阻相连的负载电容和与引线和电阻有关的寄生电容的总和。为了提高ECL电路的工作速度，需要通过缩小晶体管的尺寸来提高其开关速度，最优化电流和增益值，以便减小输出负载的电阻值，以及进行整体设计时考虑减小寄生电容的问题。
下面说明影响ECL电路的开关速度的因素。具体地说，这些因素包括1)形成ECL电路的晶体管的开关响应时间开关响应时间可以表示为前跳变时间τf。前跳变时间τf可通过减小器件的尺寸来缩短。
2)基极响应时间(镜像响应时间)基极响应时间可以表示为GO×rbb×Cjc，其中GO是电路增益，rbb是基极电阻的电阻值，Cjc是基极集电极结电容的电容值。值rbb和Cjc可通过减小器件的尺寸来减小。然而，电路增益GO是恒定的，这由电路结构确定。因此，需要减小电路增益GO来缩短基极响应时间。
3)集电极响应时间(电阻负载响应时间)集电极响应时间可以表示为RL×Cjs+RL×CL，其中RL是负载电阻值，Cjs是集电极半导体衬底结电容的值，CL是负载电容的值。值Cjs和CL可通过减小器件的尺寸来减小。然而，负载电阻值RL是恒定的，这由电路结构确定，如图上述因素2)中的电路增益GO那样。因此，需要设计电路，减小负载电阻值RL来缩短集电极响应时间。
参照图2，说明改进了上述因素2)中的基极响应时间的或电路11。在图2中，晶体管Q1、Q2和Q3的发射级与图1一样，和公共恒流源CIS1相连。差分放大器由输入晶体管Q1和Q2及附加输入晶体管Q3构成。输入晶体管Q1和Q2的集电极与晶体管Q4级联。同样，附加输入晶体管Q3的集电极与晶体管Q5级联。更具体地说，输入晶体管Q1和Q2的基集电极与晶体管Q4的发射级相连。附加输入晶体管Q3的集电极与晶体管Q5的发射级相连。晶体管Q4和Q5的集电极分别与负载电阻R1和R2相连。晶体管Q4和Q5的基极与偏置端In4相连。于是，恒定的偏置施加到晶体管Q4和Q5的基极上。
或电路11与图1的或电路10的工作原理相似。当基准电势施加到附加输入端In3和处于ECL电平的输入信号施加到输入端In1和In2时，输入信号的逻辑加(或)提供给输出端Out2和反相输出端/Out2。在或电路11中，对从输入端In1和In2的电源电压为Vcc的情况而言，电路增益逻辑计算为1。因此，由于缩短了基极响应时间，2)中所示的基极响应时间GO×rbb×Cjc的电路增益GO变得比图1的或电路10的电路增益小。各种模拟试验表明，或电路11的开关响应时间比图1的或电路10的开关响应时间缩短5-6％。
通过级联的输入晶体管和缩小器件的尺寸，上述常规的ECL电路可以缩短开关晶体管的响应时间和基极响应时间。然而，缩短集电极响应时间却是很困难的。更具体地说，需要保持至少一定量的负载电阻值RL，以便确保电路增益GO。另一方面，负载电阻值RL越大，集电极响应速度也越慢。
参照图3，描述在或电路中采用了本发明的第一实施例的ECL电路。在图3中，与图1类似的部件用相同的参考号和符号表示。或电路100包括输入晶体管Q1和Q2以及附加输入晶体管Q3。晶体管Q1、Q2和Q3的基极分别与输入端In1和In2相连。晶体管Q1、Q2和Q3的发射级与公共恒流源CIS1相连。这样，由输入晶体管Q1和Q2和附加输入晶体管Q3形成了一个差分放大器。晶体管Q1、Q2和Q3的集电极与输出负载相连。输出负载包括晶体管Q6和Q7，分别连接在晶体管Q6和Q7的基极和电源Vcc之间的电阻R3和R4。电阻R3和R4由寄生电容小的材料构成，如多晶硅和薄膜电阻。后级20的电路包括晶体管Q8和Q9，以及恒流源CIS2。如结合附图1所描述的那样，电容C1和C2表示地GND和将或电路100的输出端Out3、反相输出端/Out3与后级20的电路输入相连的导线之间的寄生电容。
下面描述或电路100的基本工作原理。当基准电势施加到附加输入端In3和处于ECL电平的输入信号施加到输入端In1和In2时，输入信号的逻辑加(或)提供给输出端Out3和反相输出端/Out3。当输入端In1和In2都接收ECL低电平时，附加输入晶体管Q3导通，而输入晶体管Q1和Q2保持截止。结果，输出端Out3具有低电平，而反相输出端/Out3具有高电平。这使后级的电路20中的晶体管Q8导通和使晶体管Q9截止。当输入端In1和In2都接收ECL高电平时，附加输入晶体管Q3截止，而输入晶体管Q1和Q2中的至少一个或两个导通。结果，输出端Out3具有高电平，而反相输出端/Out3具有低电平。这使后级的电路20中的晶体管Q8截止和使晶体管Q9导通。
使输出端Out3的直流高电势和低电势分别为Vout(H)和Vout(L)，那么那么它们可通过下式得到
Vout(H)=Vcc-(kT/q)×ln(I2/Is)……(1)，和Vout(L)=Vcc-(kT/q)×ln(I1/Is)-R×I1/hFF……(2)其中，Vcc是电源电压，k是Hall常数，T是绝对温度，q是电子的电荷量，Is是反相饱和电流，I1是当晶体管Q3导通时流经晶体管Q7的发射级电流，I2是当晶体管Q3截止而晶体管Q9导通时流经晶体管Q9的基极电流，R是电阻R3和R4的电阻值，以及hFE是晶体管Q7的直流放大倍数。
因此，根据公式(1)和(2)，可以得到输出端Out3的直流输出幅度ΔVout(Dc)ΔVout(Dc)=Vout(H)-Vout(L)=(kT/q)×ln(I1/I2)+R×I1/hFE=(kT/q)×lnhFE+R×Ic/hFE……(3)其中，Ic是流经恒流源的电流。假定直流放大倍数hFF处于晶体管Q7和Q9之间，并采用以下关系式I1=Ic和I2=I1/hFE。
从等式(3)可以清楚地看到，接收交流电流的输出端Out3的交流电流输出幅度ΔVout(Ac)可由下面的等式(4)得到ΔVout(Ac)=(kT/q)×lnhfe+R×I1/hfc……(4)其中，hfc是晶体管Q7的交流放大倍数。接收交流电流信号时的有效负载电阻R(AC)可以由下式(5)得到R(AC)=α×(hfe/hFE)×{re(Ic/2)+R/hfe}……(5)其中，α是常数，re(Ic/2)是当集电极电流为Ic/2时的晶体管Q7的发射级电阻。
从等式(4)可以清楚地看出，交流放大倍数hfe越大，交流电流输出幅度ΔVout(Ac)也越大。此外，从等式(5)可以清楚地看出，对交流电流输出幅度ΔVout(Ac)而言，只有(hfe/hFE)这一项减小。等式(5)的第二项被除以hfe。因此，与常规的ECL电路相比，有效值R(AC)可以限制地下降。于是，负载电阻的有效值下降。这缩短了集电极响应时间，并且从速度的观点来看，改善了ECL电路的总体性能。利用这种结构，电路增益对开关响应可以变成是非线性的，这造成了输出信号的失真。然而，在利用逻辑运算而不是模拟运算的情况下，设计电路以不同的方式接收输出信号可以解决这一问题。
现在给出一个具体的例子，其中流经恒流源的电流Ic是0.5mA，直流电流放大倍数hFE是100，交流电流放大倍数hfe是20，电阻R3和R4的电阻值R是30kΩ，发射级电阻re(250μA)是104kΩ，那么计算公式(3)和(5)分别成为下式(3)’和(5)’ΔVout(Dc)=26mV×ln(100)+30kΩ×0.5mA/100=270mV……(3)’RL(AC)=20/100×(104+30kΩ/20)=320Ω……(5)’其中，公式(5)中的α根据经验取1。
另一方面，常规的ECL电路的有效负载电阻值可以计算为ΔVout(Dc)/Ic。根据公式(3)’,ΔVout(Dc)/Ic=270mA/0.5mA=540Ω。与等式(5)’的乘积相比，很显然，本发明的ECL电路的有效负载电阻值R(AC)比常规的ECL电路的有效负载电阻值小40％。
根据本发明的ECL电路的开关响应取决于上述情况。然而，假定τf=l0pS,rbb=1kΩ,Cjc=10fF,Cjs=50fF,CL=100fF，这些都是标准情况的典型值，那么晶体管的开关响应时间τf、基极响应时间GO×rbb×Cjc、集电极响应时间(RL×Cjs+RL×CL)可以表示如下1)晶体管的开关响应时间τf:10pS2)基极响应时间GO×rbb×Cjc:2.6×1kΩ×10fF=26pS，这是在GO=ΔVout(Dc)/(4kT/q)=270mV/(4×26mV)=2.6的情况下计算的。
3)集电极向应时间(RL×Cjs+RL×CL)当采用公式(5)中的RL(AC)进行计算时，320Ω×(50fF+100fF)=48ps。在常规的ECL电路中，集电极向应时间是80ps。另一方面，与常规的ECL电路相比，有效负载电阻值R(AC)小40％的情况下，从速度的观点来看，性能改善了40％。
以上计算的结果是总的开关响应时间为84pS(10pS+26pS+48pS)。另一方面，在常规的ECL电路中，总的开关响应时间为116pS(10pS+26pS+80pS)。这样，与常规的ECL电路相比，本实施例的总的开关响应时间改善了28％(84/116=0.72)。通过最大限度地缩小器件的尺寸，集电极响应时间将比总的开关响应时间缩短的比例更大。因此，ECL电路总体的工作速度将更快。
参照图4，描述本发明的第二实施例的ECL电路。在图4中，ECL电路包括主触发器30和从触发器40。主触发器30包括差分晶体管Q10和Q11，分别连接在晶体管Q10、Q11的集电极和电源之间的晶体管Q6和Q7，分别连接在晶体管Q6、Q7的基极和电源之间的电阻R3和R4，还有连接在晶体管Q10、Q11的公共发射级和恒流源CIS之间的晶体管Q12。时钟输入端In6与晶体管Q12的基极相连。差分晶体管Q10和Q11的基极分别与数据输入端In4和反相数据输入端In5相连。
从触发器40包括差分晶体管Q14和Q15，连接在晶体管Q14、Q15的公共发射级和恒流源CIS之间的晶体管Q13。时钟输入端In6与晶体管Q12的基极相连。晶体管Q13的基极与反相数据输入端In7相连。差分晶体管Q14和Q15的集电极分别与输出端Q和反相输出端/Q相连。根据第二实施例的ECL电路可以用于分频电路，以便将高频信号的频率降低到能够被数字信号处理电路处理的程度。晶体管Q6和Q7分别连接在差分晶体管Q10、Q11的集电极和电源之间，与图3的或电路100类似。电阻R3和R4分别连接在晶体管Q6、Q7的基极和电源之间。这种结构提供了更快速的ECL电路，通过不仅缩短基极响应时间，而且缩短集电极响应时间，使得分别从数据输入端In4和反相数据输入端In5到输出端Q和反相输出端/Q的总的开关响应时间缩短。此外，电路增益提高，使ECL电路的输出幅度提高到实际上允许的最高程度。
如上所述，通过采用分别与晶体管的基极和电源相连的晶体管和电阻，本发明的ECL电路可以降低有效负载电阻值和提高ECL电路的速度，以便形成电路的输出负载。此外，通过增益校正同时降低晶体管的交流电流放大倍数hfe，当切换高频信号时，从速度的观点看，可以显著改善电路的性能。
权利要求
1．一种发射级耦合逻辑(ECL)电路，包括差分双极型晶体管，每个晶体管都具有基极，差分双极型晶体管的基极接收互不相同的输入信号；分别与所述差分双极型晶体管的集电极相连的负载晶体管；以及分别与所述负载晶体管的基极和电源相连的电阻。
2．根据权利要求1的发射级耦合逻辑(ECL)电路，其中所述差分双极型晶体管分别接收一个输入信号和一个作为反相输入信号的将输入信号反相得到的信号，并从所述差分双极型晶体管的集电极产生输出信号，所述发射级耦合逻辑电路还包括一个双极型晶体管，该晶体管的集电极与每个所述差分双极型晶体管的发射级相连，基极用来接收时钟信号。
3．根据权利要求1的发射级耦合逻辑(ECL)电路，其中所述差分双极型晶体管和所述负载晶体管都是NPN晶体管。
4．一种发射级耦合逻辑(ECL)电路，包括差分双极型晶体管电路，该电路包括第一晶体管，其基极用来接收第一输入信号和集电极产生输出信号，以及包括第二晶体管，其基极施加一个基准电压；第三晶体管，其发射级和集电极共同与所述第一晶体管的发射级和集电极相连，基极用来接收第二输入信号；分别与所述第一和第二晶体管的集电极相连的负载晶体管；以及分别与所述负载晶体管的基极和电源相连的电阻。
5．根据权利要求4的发射级耦合逻辑(ECL)电路，其中所述第一至第三晶体管和所述负载晶体管都是NPN晶体管。
全文摘要
本发明涉及一种发射级耦合逻辑(ECL)电路,包括:差分双极型晶体管,每个晶体管都具有基极,差分双极型晶体管的基极接收互不相同的输入信号;分别与差分双极型晶体管的集电极相连的负载晶体管;以及分别与负载晶体管的基极和电源相连的电阻。
文档编号H03K19/086GK1213224SQ98118598
公开日1999年4月7日 申请日期1998年9月3日 优先权日1997年9月3日
发明者金藤丰生 申请人:日本电气株式会社