专利名称：同步延迟电路装置的制作方法
技术领域：
本发明涉及同步延迟电路装置，该装置含有主要由半导体集成电路构成的同步延迟电路的同时，具有控制时钟信号的延迟时间的功能。
以往，以短的同步时间除去时钟晃动的同步电路，由于电路构成的简单和消耗功率少的特色，用于高速时钟同步电路中。作为与之相关联的技术，例如可以举出特开平8-237091号公报中所揭示的延迟电路装置，或1996Symp.on VLSI Circ.pp.112-113、pp.192-193、Proc.ofIEEE1992CICC 25.2 IEICE.TRANCE.ELECTRON..,VOL.E79 C、N06 JUNE 1996 pp.798-807中的叙述等。
图7的电路图示出了现有例1的同步延迟电路装置的基本构成。该同步延迟电路装置，由下述部分构成输入周期为tCK的外部时钟CLK1，作为第1延迟时间td1输出的输入缓冲器3；把内部时钟CLK2作为第2延迟时间td2输出的时钟驱动器4；具有本身为输入缓冲器3和时钟驱动器4中的第1和第2延迟时间td1,td2的总和的延迟时间td1+td2的假延迟电路5；由具有规定的延迟时间的规定个数的延迟电路构成的同时用假延迟电路5的输出测定一定的期间的时间差的第1延迟电路串1；由具有规定的延迟时间的规定个数的延迟电路构成的同时再现所测定的时间差并向时钟驱动器4输出的第2延迟电路串2。
其中，假延迟电路5由于使延迟电路串1、2与输入缓冲器3和时钟驱动器4的延迟时间相等，故由使用了与输入缓冲器3完全相同的电路的输入缓冲器假5a和时钟驱动器假5b构成。
延迟电路串1、2，每个都用具有相等的规定的延迟时间的规定个数的延迟电路的串构成，起着用延迟电路串1测定一定的期间，延迟电路串2进行再现的作用。这样的作用，采用在想进行测定的整个期间使信号向延迟电路串1行进，用具有与该信号所通过的延迟电路个数(延迟器件个数)相等的延迟电路个数的延迟电路串2使信号通过的办法来实现。
如上所述，在使信号通过延迟电路串1，并可以通过与其延迟器件个数相等的延迟电路串2内的情况下，为决定延迟电路串2的长度，可以分成选择端部或者选择路径全体这2种情况，应用了这样的手法的同步延迟电路装置，可以分类为各有2种的共4种。
即，按照延迟电路串1、2的方向来分，则可以分类为例如，如图8(现有例2)或图9(现有例3)所示的电路构成那样，延迟电路串1、2的方向相反，为决定延迟电路串2的电路器件个数，在延迟电路串2的输入端一侧决定长度；和如
图10(现有例4)或图11(现有例5)所示那样，延迟电路串1、2的方向相同，为决定延迟电路串2的电路器件个数，在延迟电路串2的输出一侧决定长度。
在这里，如果说到为决定延迟电路传2的长度，是选择端部还是选择路径全体，则图8(现有例2)和图11(现有例5)的例子相当于选择端部的情况，图9(现有例3)和图10(现有例4)的例子则相当于选择路径全体。此外，对于图10(现有例4)的例子来说，在延迟电路串1、2之间配备有由其个数与延迟电路个数对应的锁存器电路构成的锁存器电路串6，在延迟电路串2的输出一侧，配备有多路化装置(MUX)7。因此，图8与特开平8-137091号公报中所揭示的电路相当，图9作为众所周知的技术，与IEICE TRANS.ELECTRON..，VOL.E79-C、NO.6 JUN 1996 pp.798-807中记载的电路相当，图10作为众所周知的技术，与在1996Symp.on VLSICirc.pp.192-193中记载的电路相当，图11作为众所周知的技术与在1996Symp.on VLSI Circ.pp.112-113、Proc.of IEEE1992 CICC 25.2中记载的电路相当。
在上述同步延迟电路装置的情况下，由于在2个延迟电路串(第1延迟电路串，第2延迟电路串)中的脉冲或边沿的行进速度是恒定的，故若在低频使用的话，则有时会因外部时钟的周期，脉冲或边沿超出了第1延迟电路串而不能正常地动作。
于是，为了解决这样的问题，虽然分别预先加长第1和第2延迟电路串，增大延迟时间就会解决，但是作为其反面，第1和第2延迟电路所需的电路个数增多，招致延迟电路串的面积的增大，占有率变大，因而存在着不能避免电路整体规模变大的问题。
本发明就是为解决这样的问题而发明的，技术课题是提供一种可以正确地动作以确保适度的延迟时间的同时，可以用小规模构成的同步延迟电路装置。
倘采用本发明，则可以得到下述同步延迟电路装置。该装置具备输入外部时钟并作为第1延迟时间输出的输入缓冲器；把内部时钟作为第2延迟时间输出的时钟驱动器；具有本身为第1和第2延迟时间的总和的延迟时间的假延迟电路；由具有规定的延迟时间的规定个数的延迟电路构成的同时用假延迟电路的输出测定一定的期间的时间差的第1延迟电路串；由具有规定的延迟时间的规定个数的延迟电路构成的同时再现所测定的时间差并向时钟驱动器输出的第2延迟时间串其特征还具备装置状态测定装置，用于输出表示测定装置的状态后的结果的装置状态测定信号；延迟时间控制装置，用于根据上述装置状态测定信号，采用控制上述第1和第2延迟电路串的脉冲或边沿的行进速度的办法，控制上述规定的延迟时间。
附图的简单说明图1是示出了本发明的同步延迟电路的基本构成的电路图。
图2是示出了本发明的实施例1的同步延迟电路装置的基本构成的电路图。
图3是示出了本发明的实施例2的同步延迟电路装置的基本构成的电路图。
图4是示出了本发明的实施例3的同步延迟电路装置的基本构成的电路图。
图5是示出了本发明的实施例4的同步延迟电路装置的基本构成的电路图。
图6是示出了本发明的实施例5的同步延迟电路装置的基本构成的电路图。
图7是示出了现有例1的同步延迟电路的基本构成的电路图。
图8是示出了现有例2的同步延迟电路的基本构成的电路图。
图9是示出了现有例3的同步延迟电路的基本构成的电路图。
图10是示出了现有例4的同步延迟电路的基本构成的电路图。
图11是示出了现有例5的同步延迟电路的基本构成的电路图。
发明的实施方案以下，举出若干实施例，参照附图，对本发明的同步延迟电路装置进行详细说明。
图1是示出了本发明的同步延迟电路的基本构成的电路图。该同步延迟电路装置，虽然也和现有装置一样，具备有输入周期为tCK的外部时钟CLK1，作为第1延迟时间td1输出的输入缓冲器3；把内部时钟CLK2作为第2延迟时间td2输出的时钟驱动器4；具有本身为输入缓冲器3和时钟驱动器4中的第1和第2延迟时间td1,td2的总和的延迟时间td1+td2的假延迟电路5；由具有规定的延迟时间的规定个数的延迟电路构成的同时用假延迟电路5的输出测定一定的期间的时间差的第1延迟电路串1；由具有规定的延迟时间的规定个数的延迟电路构成的同时再现所测定的时间差并向时钟驱动器4输出的第2延迟时间串2，此外，还具备有装置状态测定装置(在这里，是输出表示外部时钟CLK1的频率测定后的结果的频率测定信号的频率测定电路10)用于输出表示测定装置的状态后的结果的装置状态测定信号；延迟时间控制电路11，用于根据上述装置状态测定信号(在这里，是频率测定信号)采用控制上述第1和第2延迟电路串的脉冲或边沿的行进速度的办法，控制上述规定的延迟时间。此外，在这里，假延迟电路5由于使延迟电路串1、2与输入缓冲器3和时钟驱动器4的延迟时间td1、td2相等，故由使用了与输入缓冲器3完全相同的电路的输入缓冲器假5a和时钟驱动器假5b构成。
即，这里的延迟电路串1、2是用来自外部的控制信号使脉冲或边沿的行进速度可变的延迟电路串，这些延迟电路串已连接到延迟时间控制电路11上。作为装置状态测定装置，除上述频率测定电路10外，还有电压测定装置，用于输出表示对作为装置状态测定信号使用的电源电压进行测定后的结果的电压值测定信号；不均一性测定装置，用于输出表示对作为装置状态测定信号测定芯片器件的不均一性后的结果的不均一性状态测定信号；等等，还可以把这些单独地或组合起来使用。
在示于图1的同步延迟电路装置的情况下，当输入周期为tCK的外部时钟CLK1后，脉冲或边沿就向输入缓冲器3，假延迟电路5和延迟电路串1行进。之后，当下一个时钟输入到假延迟电路中去后，就把正在延迟电路串1中行进的脉冲或边沿向延迟电路串2传送。在现有装置中，在延迟电路串1的延迟时间比tCK-(td1+td2)小时，由于正在延迟电路串1中行进的脉冲或边沿不向延迟电路串2传送，故不动作，但是，在这里根据用频率测定电路10测定外部时钟CLK1的频率所得到的结果的频率测定信号，延迟时间控制电路11对延迟电路串1、2的全体的延迟时间进行控制，而变成为可以动作。例如，在tCK-(td1+td2)比延迟电路串1的延迟时间大的情况下，同样地延迟时间控制电路11使延迟电路串1、2的全体的延迟时间推迟，使延迟电路串1的全体的延迟时间比tCK-(td1+td2)大，使之可以动作。
因此，在该同步延迟电路装置中，采用测定频率，并控制延迟电路串中的脉冲或边沿的行进速度的办法，即便是对于频率慢的时钟也可以进行正常的动作。
以下，用若干个实施例说明本发明的同步延迟电路装置的具体的构成。实施例1图2是示出了本发明的实施例1的同步延迟电路装置的基本构成的电路图。该同步延迟电路装置，在延迟电路串1、2之间，配备由其个数与延迟电路个数对应的锁存器电路构成的锁存器电路串6的同时，在输入缓冲器3的输入一侧，中间插入了选择器12，作为外部时钟CLK1的频率测定装置，使用了环形振荡器13和计数器14。延迟电路串1、2能够用数字信号可变地控制脉冲或边沿的行进速度，选择器12用来使得在外部时钟CLK1的频率测定期间内，脉冲或边沿不向延迟电路串1、2中输入。
在该同步延迟电路装置中，当输入外部时钟CLK1后，就通过选择器12，向环形振荡器13传送，仅仅在其周期内使环形振荡器振荡。采用用计数器14对在这里所得到的振荡时钟的次数进行计数的办法，把外部时钟CLK的频率作为数字值进行检测，就可以得到频率测定信号。此后，用图中已略去的延迟时间控制电路11，根据表示频率测定信号的频率来控制延迟电路串1、2的脉冲或边沿的行进速度，控制延迟电路串1、2的全体的延迟时间使之比tCK-(td1+td2)还大。此外，切换选择器12，使外部时钟CLK1往输入缓冲器3一侧输入，则可以进行通常的同步延迟动作而进行正常地动作。实施例2图3是示出了本发明的实施例2的同步延迟电路装置的基本构成的电路图。该同步延迟电路装置，在延迟电路串1、2之间，配备由其个数与延迟电路个数对应的锁存器电路构成的锁存器电路串6的同时，在输入缓冲器3的输入一侧，中间插入了选择器12，作为外部时钟CLK1的频率测定装置，使用了频率测定电路10，在频率测定电路10上连接有作为控制行进速度的延迟时间控制装置的电源8。在这里，延迟电路串1、2也能够用数字信号可变地控制脉冲或边沿的行进速度，选择器12用来使得在外部时钟CLK1的频率测定期间内，脉冲或边沿不向延迟电路串1、2中输入。
在该同步延迟电路装置中，当输入外部时钟CLK1后，就通过选择器12向频率测定电路10传送，仅仅在其周期内，环形振荡器振荡。对所得到的外部时钟CLK1的边沿的次数进行计数，把外部时钟CLK的频率作为数字值进行检测，就可以得到频率测定信号。之后，用电源8，根据表示频率测定信号的频率来控制延迟电路串1、2的脉冲或边沿的行进速度，控制延迟电路串1、2的全体的延迟时间使之比tCK-(td1+td2)还大。此外，切换选择器12，使外部时钟CLK1往缓冲器3一侧输入，则可以进行通常的同步延迟动作而进行正常地动作。实施例3图4是示出了本发明的实施例3的同步延迟电路装置的基本构成的电路图。该同步延迟电路装置，在延迟电路串1、2之间，配备由其个数与延迟电路个数对应的锁存器电路构成的锁存器电路串6的同时，作为外部时钟CLK1的频率测定装置使用了边沿检测电路9，在该边沿检测电路9上连接有延迟时间控制电路11。在这里，延迟电路串1、2也能够用数字信号可变地控制脉冲或边沿的行进速度。
在本同步延迟电路装置的情况下，对于在先前的实施例1和2的装置中，其构成为在把脉冲或边沿输入到延迟电路串1、2中之前，测定外部时钟CLK1的频率，而本装置的构成为从最初就向延迟电路串1输入脉冲或边沿，检测脉冲或边沿是否超出延迟电路串1后，控制延迟电路串1、2的全体的延迟时间。
在本同步延迟电路装置中，从最初的周期开始把脉冲或边沿输入到延迟电路串1中去，一直到下一个脉冲或边沿到来为止，在延迟电路串1中连续地行进。在连接到延迟电路串1的最末一级上的边沿检测电路9已检测了边沿的情况下，虽然已经到达延迟电路串1的最末一级上的脉冲或边沿不向延迟电路串2传送地不进行正常动作，但是，采用把来自边沿检测电路9的信号送往延迟时间控制电路11，使得延迟电路串1、2的全体的延迟时间比tCK-(td1+td2)还大的办法，从下一个周期开始进行正常动作。实施例4图5是示出了本发明的实施例4的同步延迟电路装置的基本构成的电路图。本同步延迟电路装置，作为图中未画出来的装置状态测定装置，需要输出表示对外部时钟CLK1的频率进行了测定后的结果的频率测定信号的频率测定装置，和输出表示对要使用的电源电压进行了测定后的结果的电压值测定信号的电压测定装置的同时，还使用了具有输入频率测定信号和电压值测定信号的外部输入端子TIN，并根据频率测定信号和电压值测定信号进行脉冲或边沿的行进速度的控制的延迟时间控制电路11′。在这里，延迟电路串1、2也能够用数字信号可变地控制脉冲或边沿的行进速度。
在本同步延迟电路装置的情况下，如先前的实施例1～实施例3的装置那样，外部时钟CLK1的频率低，与解决在tCK-(td1+td2)比延迟电路串1的延迟时间已变大的情况下不正常动作的例子不同，变成解决在为对于多个电压源可以使用的情况下不正常动作的例子。即，在本同步延迟电路装置的情况下，其特色是延迟电路串1、2的全体延迟时间依赖于电源电压，如电源电压高则延迟时间变小，如电源电压低，则延迟时间变大，在电源电压高时，如延迟电路串1、2的全体的延迟时间变得比tCK-(td1+td2)还小，则不能正常动作，所以，要用延迟时间控制电路11′，预先根据要使用的电源电压和要使用的频率来控制延迟电路串1、2的全体的延迟时间。
在本同步延迟电路装置中，由于输入来自外部输入端子TIN的频率测定信号和电压值测定信号的延迟时间电路11′根据频率测定信号和电压值测定信号进行对延迟电路串1、2的脉冲或边沿行进速度的控制，由于即便是在不同的电源电压中也可以根据要使用的频率控制延迟电路串1、2的全体的延迟时间，使之变成为可以正常动作，所以即便是对于多个频率和电源电压也可以进行正常动作。实施例5图6是示出了本发明的实施例5的同步延迟电路装置的基本构成的电路图。本同步延迟电路装置，作为装置状态测定装置，应用了不均一性测定装置，用于输出表示对芯片器件的不均一性进行测定后的结果的不均一性状态测定信号，不均一性测定装置变成为含有设于延迟电路串1上的2个外部输出端子TOUT1，TOUT2的装置上述2个外部输出端子TOUT1,TOUT2用于下述目的作为不均一状态测定信号，用来自外部的输入信号切断熔断丝，控制延迟电路串1、2中的脉冲或边沿的行进速度，并输出对表示测定电路全体的延迟时间的结果的芯片工艺的不均一性进行了评价的工艺不均一性信号。
在这里的不均一性测定电路，在延迟电路串1、2上分别通过MOS晶体管，连接有延迟时间控制用的电容器C1、C2、C3，并采用用来自外部端子的输入信号切断熔断丝H1、H2、H3的办法，控制电荷的充放电，变为可以控制延迟电路串1、2的全体的延迟时间。即，在本同步延迟电路装置的情况下，由于因工艺不均一性使得MOS晶体管阈值低，故时钟和边沿的行进速度变快，所以其构成为采用在延迟电路串1中，使时钟或边沿超出的办法，对误动作的芯片，用熔断丝H1、H2、H3的切断，增加延迟电路串1、2的全体的延迟时间，以便可以对其进行控制。
在本同步延迟电路装置中，目的是在已经搭载到装置全体上的芯片中当因工艺的不均一性，在P型MOS晶体管或者N型MOS晶体管的阈值低时，采用借助于使延迟电路串1、2的脉冲或边沿的行进速度变快，使外部时钟CLK1的周期对其他的芯片相对地变大的办法，把将变成为不合格品的芯片变成为合格品。
具体地说，输入其频率比通常的使用时还足够低的外部时钟CLK1，用外部的测试器测定来自外部输出端子TOUT1,TOUT2的工艺不均一性信号中的脉冲或边沿的行进时间，筛选合格品和不合格品。对于不合格品，根据其不合格程度，采用切断熔断丝H1、H2、H3的办法，控制在延迟电路串1、2中的脉冲或边沿的行进速度，就可以变成为合格品。此外，若把电容器C1、C2、C3的大小，例如作成为1∶2∶4，则可进行8个步骤的控制，同样，如果作为电容器C1、C2、C3准备4种的话，则可进行16个步骤的控制。发明的效果如上所述，倘采用本发明的同步延迟电路装置，由于根据因外部时钟的频率的测定，要使用的电源电压的测定，芯片的器件不均一性的测定等所产生的装置状态的结果，来控制延迟电路串的全体的延迟时间，所以在低频使用的时候也可以防止时钟或边沿超出初级(第1)的延迟电路串的现象，作为结果，将变成为可以正确地动作以确保适度的延迟时间的同时，还能以小的规模构成装置。
权利要求
1．一种同步延迟电路装置，该装置具备输入外部时钟并作为第1延迟时间输出的输入缓冲器；把内部时钟作为第2延迟时间输出的时钟驱动器；具有本身为第1和第2延迟时间的总和的延迟时间的假延迟电路；由具有规定的延迟时间的规定个数的延迟电路构成的同时用假延迟电路的输出测定一定的期间的时间差的第1延迟电路串；由具有规定的延迟时间的规定个数的延迟电路构成的同时再现所测定的时间差并向时钟驱动器输出的第2延迟时间串，其特征在于还具备装置状态测定装置，用于输出表示测定装置的状态后的结果的装置状态测定信号；延迟时间控制装置，用于根据上述装置状态测定信号，采用控制上述第1和第2延迟电路串的脉冲或边沿的行进速度的办法，控制上述规定的延迟时间。
2．权利要求1所述的同步延迟电路装置，其特征是上述装置状态测定装置，是作为上述装置状态测定信号，输出表示测定了上述外部时钟的频率的结果的频率测定信号的频率测定装置，上述延迟时间控制装置根据上述频率测定信号来控制上述规定的延迟时间。
3．权利要求1所述的同步延迟电路装置，其特征是上述装置状态测定装置，是作为上述装置状态测定信号，输出表示测定了要使用的电源电压的结果的电压值测定信号的电压测定装置，上述延迟时间控制装置根据上述电压值测定信号来控制上述规定的延迟时间。
4．权利要求1所述的同步延迟电路装置，其特征是上述装置状态测定装置，是作为上述装置状态测定信号，输出表示测定了芯片器件不均一性的结果的不均一性状态测定信号的不均一性测定装置，上述延迟时间控制装置根据上述不均一性状态测定信号来控制上述规定的延迟时间。
5．权利要求1所述的同步延迟电路装置，其特征是上述装置状态测定装置，由作为上述装置状态测定信号，输出表示测定了上述外部时钟的频率的结果的频率测定信号的频率测定装置，和作为上述状态测定信号，输出表示测定了要使用的电源电压的结果的电压值测定信号的电压测定装置这两个装置构成，上述延迟时间控制装置，具有输入上述频率测定信号和上述电压值测定信号的外部输入端子，而且，根据该频率测定信号和该电压值测定信号对上述脉冲或边沿的行进速度进行控制。
6．权利要求4所述的同步延迟电路装置，其特征是上述不均一性测定装置含有设于上述第1延迟电路串上的2个外部输出端子，该2个外部输出端子的目的是用作为上述不均一性状态测定信号根据来自外部的输入信号来切断熔断丝，控制上述第1延迟电路串和上述第2延迟电路串中的上述脉冲或边沿的行进速度，并输出已对表示测定了电路串全体的延迟时间的结果的芯片工艺的不均一性进行了评价的工艺不均一性。
全文摘要
提供可以正确地动作以确保适度的延迟时间的同时,还可以用小的规模构成的同步延迟电路装置。解决方案是:本同步延迟电路装置除具备输入缓冲器3,时钟驱动器4,假延迟电路5和延迟电路1、2之外,还具备由输出表示测定了外部时钟CLK1的频率的结果的频率测定信号的频率测定电路10,和采用根据频率测定信号控制延迟电路串1、2的脉冲或边沿的行进速度的办法控制规定的延迟时间的延迟时间控制电路11。
文档编号H03H11/26GK1213897SQ9812008
公开日1999年4月14日 申请日期1998年10月6日 优先权日1997年10月6日
发明者南公一郎 申请人:日本电气株式会社