专利名称：把n比特源字编码成为相应的m比特信道字的装置和把m比特信道字译码成为相应的n比特 ...的制作方法
技术领域：
本发明涉及把二进制源信号的数据比特流编码成为满足预定(d，k)约束的二进制信道信号的数据比特流的装置，在该装置中，源信号的比特流被分成n比特的源字，该装置包括把所述这些源字变换为相应的m比特信道字的变换装置，该变换装置把一组p个相继的n比特源字变换为相应的一组p个相继的m比特信道字，在变换每一组p个相继的n比特源字时基本保持奇偶性不变，n、m和p是整数，m＞n≥1，p≥1，p是可变的。本发明还涉及包含了该编码装置、用于把信道信号记录在记录介质上的记录装置、该记录介质本身、编码方法以及通过译码该编码装置产生的二进制信道信号的数据比特流来获得二进制源信号的数据比特流的装置。
上述编码装置见美国专利5,477,222(PHN 14448)。该专利公开了把二进制源信号的数据比特流变换为满足(1，8)游程约束的二进制信道信号的数据比特流的装置。这意味着在信道信号的串行数据流中，在该信道信号的两个相继的“1”之间最少有一个“0”、最多有八个“0”出现。应当指出，在这方面通常对(1，8)d，k约束序列施加附加的预编码(例如众所周知的1T预编码)，从而得到最小游程为2、最大游程为9的游程受限序列。
这种公知的变换是奇偶性保持的。“奇偶性保持”指待变换的n比特源字的奇偶性等于要被变换成的相应的m比特信道字的奇偶性(在模2加之后)。因此，在权利要求书中要求保护的n-m变换装置对信号的极性不产生影响。
由于变换是奇偶性保持的，所以例如通过在源字的数据流中插入DC(直流)控制比特就能够进行有效的DC控制。
本发明的目的是在信道信号的串行数据流中插入合适的同步字。
本发明的装置的特征在于它包括用于产生同样满足所述(d，k)约束的q比特同步字的同步字产生装置，所述同步字以“0”比特开始和以“0”比特结束，该装置还包括用于把所述同步字并入二进制信道信号的所述数据比特流的合并装置，q是大于k的整数值。
给信道信号的串行数据流添加同步字在本领域是众所周知的。在这方面请参看WO96/31,880。该专利文献建议采用的同步字破坏了规定的k约束。这样做的缺点是需要相当长的同步字，长的同步字更容易造成差错，并且导致相当大的额外开销。
根据本发明，建议采用q比特的同步字，使得在把信道字序列和该同步字合并之后，得到的信号满足所述(d，k)约束。这样做的好处是只需要较短的同步字，使得额外开销较小。此外，由于所述同步字以“0”开始和以“0”结束，所以例如当使d等于1时，可以在任意的m比特信道字之间并入该同步字。
该同步字最好以“01”比特序列开始和以“10”比特序列结束。这样就保证了满足k约束。
在编码装置产生满足约束d＝1的信道信号的一实施例中，最好使用15比特的同步字，例如同步字“010000000010010”。当k＝8时，该同步字满足公式q＝2k-1，即使与不破坏其所并入的信号的d，k约束的其它同步字、例如美国专利4,501,000(PHQ 80.007)所公开的码字相比较，它也是非常有效的。但是，应当指出，上述同步字可同样好地在产生满足别的k约束、例如k＝7或更小(于是该同步字不满足编码信号的k约束)或大于8的k的输出数据流的编码装置中使用。
在另一实施例中，产生以“01”比特序列开始和以“100”比特序列结束的同步字，例如16比特的同步字“0100000000100100”。
在另一实施例中，产生以“01”比特序列开始和以“1000”比特序列结束的同步字，例如17比特的同步字“01000000001001000”。
在另一实施例中，产生以“01”比特序列开始和以“10000”比特序列结束的同步字，例如17比特的同步字“010000000010010000”。
对于某些n-m变换，以两个或更多个“0”结束的同步字在与后续信道字连接和进行了未改进编码之后，会破坏k约束。这一点可通过改变变换、在奇偶性保持性质的局部破坏的情况下满足k约束来进行克服。
本发明的编码装置可以与一个给源信号的一定长度的码字增加一个比特的比特加法器单元一道使用。得到的信号可施加给本发明的编码装置。该编码装置的信道信号施加给1T预编码器。该比特加法器的目的是给变换器的输入信号中所包含的各相邻码字增加“0”或“1”比特，以便获得无直流或包含具有一定频率的跟踪引导信号的预编码器输出信号。该预编码器输出信号被记录在记录介质上。给变换器的输入信号增加“0”比特将使1T预编码器的输出信号的极性保持不变。给变换器的输入信号增加“1”比特将使1T预编码器的输出信号的极性颠倒。因此变换器就对1T预编码器的输出信号产生了影响，从而能够控制该1T预编码器输出信号的运行数字和值，以便获得所希望的作为时间函数的比特模式。
以下将参看附图进一步描述本发明，附图中
图1表示本发明装置的一实施例，图2表示图1装置中的变换器的第一完善型式，图3a表示图1装置中的变换器的第二完善型式，图3b表示图1装置中的变换器的第三完善型式，图4表示图1装置中的变换器的第四完善型式，图5表示将本发明的装置应用于在串行源信号的等距离位置处插入一个比特的装置，图6表示译码装置的一实施例，图7表示图6译码装置的变换器单元的完善型式。
图1表示用于把二进制源信号的数据比特流编码成为满足预定(d，k)约束的二进制信道信号的数据比特流的装置。该装置具有用于接收该二进制源信号的输入端3和提供满足该(d，k)约束的信道信号的输出端5。该装置包括其输入端1与输入端3连接、其输出端8与可控开关19的第一端子连接的n-m比特变换器7。该变换器7把输入比特流分成n比特的源字，并将这些源字变换为相应的m比特信道字。具体来说，如以下将清楚看到的，变换器7把一组p个相继的n比特源字变换为相应的一组p个相继的m比特信道字，在变换每一组p个相继的n比特源字时保持奇偶性不变，n、m和p是整数，m＞n≥1，p≥1，p是可变的。该装置还包括用于产生同样满足所述(d，k)约束的q比特同步字的同步字发生器9，q是大于k的整数值。同步字发生器9的输出端11与可控开关19的端子b连接。开关19的端子c与该装置的输出端5连接。在中央处理单元17产生的、在导线13上的开关控制信号的控制下，该开关可处于两个开关位置a-c和b-c中的一个位置上。
在开关位置a-c，该装置把源信号变换为信道信号，而在位置b-c则可把同步字插入信道信号。每次在两个m比特的相继信道字之间，可在信道信号的“等距离”位置处重复插入同步字，同步字在这些位置处与信道信号合并。显然，处理单元17还控制变换器7，以便在同步字与信道信号的串行数据流合并时刻中断变换。
此时可认为同步字以“0”比特开始和以“0”比特结束。首先，进一步说明变换器7的功能。
图1的编码装置还可以具有把其所产生的信道信号写入记录介质23的轨迹的写单元21。记录介质23可以是磁或光记录介质。在磁记录介质23的例子中，写单元21具有至少一个磁头，用来把信道信号写入记录介质23的所述轨迹。在光记录介质23′的例子中，写单元21具有用来把信息写入该记录介质23′的光源，例如激光。
图2表示变换器7的第一详细示意图。该变换器的端子1与具有两个单元X1和X2的移位寄存器2的输入端连接，以接收源信号S两个相继的源比特。移位寄存器2起串-并变换器的作用，以产生相继的2比特源字SW。这两个单元的输出端与逻辑电路LC的两个输入端i1，i2连接，用来提供呈现在这两个单元内的源比特的逻辑值(x1，x2)。
变换器7还包括一具有三个单元Y1、Y2和Y3的第二移位寄存器4。逻辑电路LC的输出端o1、o2和o3分别与该移位寄存器4的三个单元Y1、Y2和Y3的输入端连接，用来提供信道字的逻辑值(y1，y2，y3)。移位寄存器4的输出端6与输出端8连接。移位寄存器4起并-串变换器的作用，把逻辑电路LC提供的3比特信道字变换为二进制变换信号C1的串行数据比特流。
逻辑电路LC能够把相继的2比特源字SW变换为3比特信道字，在变换每一个2比特源字时保持奇偶性不变。奇偶性不变指的是在对信道字中的“1”执行模2加之后，待变换源字中“1”的个数等于相应信道字中“1”的个数。或者换一种说法如果源字中“1”的个数是偶数，则信道字中的“1”的个数也将是偶数；如果源字中“1”的个数是奇数，则信道字中“1”的个数也将是奇数。
作为一个例子，变换装置LC能够按照下表把2比特源字SW变换为3比特信道字CW表I
在此应当指出源字的第一个比特被首先提供给移位寄存器2，信道字的第一个比特被首先从移位寄存器4的输出端6输出。
信道字的比特流是NRZI(不归零倒置)记数的，这指的是“1”将会使写电流发生转换，以便把信道信号记录在磁记录介质上。
可用图2的变换器来产生满足d＝1约束的(d，k)序列形式的被变换信号C1。这指的是在被变换信号C1的串行数据流的两个相继“1”之间至少出现一个“0”。就是说，在该被变换信号C1中的、以及因而在信道信号C中的两个或更多个“1”的连续出现是被禁止的。
有可能出现例如利用图1装置对两个相继2比特源字的组合进行的未改进变换会破坏d＝1约束的情形。这些组合是这样的组合“0000”，利用未改进变换，该组合将产生两个3比特信道字“101 101”；“00 01”，利用未改进变换，该组合将产生两个3比特信道字“101100”；“10 00”，利用未改进变换，该组合将产生两个3比特信道字“001 101”；以及“10 01”，利用未改进变换，该组合将产生两个3比特信道字“001 100”。
应能够检测这些组合的出现，以便能够用改进的编码把两个2比特源字变换为两个3比特信道字。图2变换器的一改进实施例如图3a所示，该实施例除了能够把2比特源字“正常”编码为3比特信道字外，还能够检测以上指出的组合并执行改进编码，使得在被变换信号C1中、以及因而在信道信号C中d＝1约束仍然得到满足。
图3a的变换器包括具有用来接收源信号S的串行比特流的四个相继比特(x1，x2，x3，x4)的四个单元X1至X4的移位寄存器。这四个单元的输出端分别与逻辑电路LC′的相应输入端i1至i4以及检测器单元D1的相应输入端连接。该检测器单元D1能够检测源信号串行比特流中这样的位置，在该位置中用未改进编码把该比特流的一个源字变换为相应的一个信道字将会破坏被变换信号C1的d＝1约束，该检测器单元D1还能够响应这种检测而在其输出端10提供一控制信号。
检测器单元D1的输出端10与逻辑电路LC′的控制信号输入端12连接。该逻辑电路LC′具有六个输出端o1至o6，这些输出端分别与第二移位寄存器4′的单元Y1至Y6的输入端连接。
在控制信号输入端12无控制信号的情况下，逻辑电路LC′按照上述表I把第一个2比特源字“x1，x2”变换为3比特信道字“y1y2y3”。一旦检测器电路D1检测到等于上述组合之一的两个2比特源字(x1，x2，x3，x4)的组合，该逻辑电路LC′就按照由下表给出的改进编码变换该组合表II<
由该表可见由于在所获得的两个信道字的边界处出现了两个“1”，所以单独两个2比特源字的未改进变换破坏了d＝1约束。因此，逻辑电路LC′以改进编码方式把在上表左列中的两个2比特源字组变换为如上表II右列中所示的两个3比特信道字组。可以看到d＝1约束不再被破坏。此外，改进编码同样是奇偶性不变的。这指的是在当前情况下，如果两个2比特源字组中“1”的个数是奇数(偶数)，则所获得的两个3比特信道字组中“1”的个数也是奇数(偶数)。还有，两个2比特源字之一(在上表中该源字是第二个源字)将被编码为不等于表I的四个信道字之一的一个3比特信道字。这样做的理由是在接收机侧能够检测不属于表I的四个3比特信道字组的该3比特信道字，因此能够实现相应的、是表II所定义的编码的逆操作的译码。
通过按照表II进行编码而获得的两个3比特信道字组由逻辑电路LC′提供给其输出端o1至o6，这些信道字被传送给移位寄存器4’的六个单元Y1至Y6。由所述实施例显然可见利用使用源字的检测器D1检测了需要改进编码的场合。
执行表II所描述的改进变换的变换器的不同结构如图3b所示。在该图中，利用被变换的信道字可确定应当执行改进编码的场合。图3b的装置包括一个具有用于接收借助未改进编码而获得的两个相继的3比特信道字的6个输入端的检测器D1’。该检测器D1’检测用未改进编码获得的这两个相继的3比特信道字是否等于表II的“未改进编码”的中间一列中的四个6比特序列之一。如果是，检测器D1’就在其输出端10输出一个切换信号，在其输出端10’输出一个地址信号AD。切换信号传送给移位寄存器4”的切换信号输入端45。地址信号AD传送给ROM 47的地址信号输入端46。检测器D1’根据对表II的中间一列中的四个6比特序列中的一个相应的比特序列的检测结果，产生四个可能的地址信号AD1至AD4中的一个地址信号。作为一个例子，检测器D1’在检测到序列“101101”时产生地址信号AD1，而在检测到6比特序列“001100”时产生地址信号AD4。ROM 47存储了表II右列所示的6比特序列。一旦接收到地址信号AD1，ROM 47就在其输出端o1至o6输出6比特序列“100010”。一旦接收到地址信号AD2，该ROM就在其输出端输出6比特序列“101010”。一旦接收到地址信号AD3，该ROM就在其输出端输出6比特序列“000010”。一旦接收到地址信号AD4，该ROM就在其输出端输出6比特序列“001010”。移位寄存器4”的每一个存储单元现在有两个输入端，一个输入端与逻辑电路LC’的相应输出端连接，另一个输入端与ROM47的相应输出端连接。
在d＝1约束没有被破坏的正常情况下，执行未改进变换，不产生切换信号，因而该移位寄存器4”利用其上面的各输入端接收逻辑电路LC’传送的比特。如果d＝1约束被破坏，施加给切换信号输入端45的切换信号使移位寄存器接收由ROM传送给移位寄存器4”下面各输入端的6比特序列，该序列是改进序列。
(d，k)序列的k约束规定在信道信号的两个相继的“1”之间最多允许出现k个相继的“0”。
会出现三个相继的2比特源字的未改进变换破坏k约束的情况。
作为一个例子，源字序列“11 11 11”的未改进变换将产生三个3比特的信道字“000 000 000”。如果应当得到k等于6、7或8的(d，k)序列，则不应当出现三个3比特信道字的这种组合。
另一个例子是源字序列“11 11 10”，该序列的未改进变换将产生三个3比特的信道字“000 000 001”。三个3比特信道字的这种组合不满足k＝6或k＝7约束。此外，三个3比特信道字的这种组合可以跟在以“0”结束的前一个信道字之后，从而它将导致K＝8约束的破坏。而且，该组合可以以“1”结束，从而如果该组合后面跟有以“1”开始的3比特信道字，则d＝1约束将会被破坏。对于源字序列“01 11 11”，相同的推理是正确的。
再一个例子是源字序列“01 11 10”，该序列的未改进变换将产生三个3比特信道字“100 000 001”。这一组合会如上所述那样破坏d＝1约束。
应当检测到这些组合的出现，以便能够执行改进编码。除了能够把2比特源字“正常”编码为3比特信道字外，一个也还能够检测以上指出的组合并执行改进编码的变换器的一实施例如图4所示。
图4的变换器包括具有用来接收源信号S的串行比特流的六个相继比特的六个单元X1至X6的移位寄存器2”。这六个单元的输出端分别与逻辑电路LC”的相应输入端i1至i6以及检测器单元D2的相应输入端连接。该检测器单元D2能够检测源信号串行比特流中这样的位置，在该位置中，该比特流的未改进编码将会破坏在被变换信号C1中、并且因而在信道信号C中的k约束，该检测器单元D1还能够响应这种检测而在其输出端15提供一控制信号。
检测器单元D2的输出端15与逻辑电路LC”的控制信号输入端16连接。该逻辑电路LC”具有九个输出端o1至o9，这些输出端分别与第二移位寄存器4”的单元Y1至Y9的输入端连接。
在控制信号输入端12和16无控制信号的情况下，逻辑电路LC”按照上述表I把单个2比特源字“x1x2”变换为单个3比特信道字“y1y2y3”。一旦检测器电路D1检测到一个等于以上表II中给出的各组合之一的两个2比特源字“x1x2，x3x4”组，该逻辑电路LC”就按照表II规定的变换规则变换该源字组合，产生两个3比特信道字“y1y2y3y4y5y6”组。
一旦检测器电路D2检测到一个等于上述各组合之一的三个2比特源字“x1x2x3x4x5x6”组，该逻辑电路LC”就按照由下表给出的改进编码来变换该源字组合，产生三个3比特信道字组表III
逻辑电路LC”以改进编码方式把在上表III左列中的三个2比特源字组变换为如上表右列中所示的三个3比特信道字组。通过执行表III所规定的改进编码，获得了满足k＝8约束的信道信号。此外，改进编码同样是奇偶性不变的。还有，三个2比特源字中的两个(在上表中这两个源字是第二个和第三个源字)被编码为一个不等于表I的四个信道字之一的3比特信道字。这样做的理由是，在接收机侧能够检测不属于表I的四个3比特信道字组的这两个相继的3比特信道字，因此能够实现相应的、是表III所定义的编码的逆操作的译码。
通过按照表III进行编码而获得的三个3比特信道字的组合由逻辑电路LC”提供给其输出端o1至o9，这些信道字被传送给移位寄存器4”的九个单元Y1至Y9。被变换信号C1的串行数据流提供给输出端8。
很明显，按照与参看图3b描述的方式相同的方式，能够不在源信号级别而在被变换信号级别上对k约束的破坏进行检测。
以上已说到还可以有把单个2比特源字变换为单个3比特信道字的其它变换规则。这些变换规则在以下三个表中给出。
表IV
表V
表VI
很明显，根据以上的教导可推广这些变换规则来把两个或三个2比特源字组变换为两个或三个3比特信道字组。
应当指出，虽然描述了把2比特源字变换为3比特信道字的变换器，但本发明可完全等同地应用于(作为一个例子)把3比特源字变换为4比特信道字的变换器。
对于产生满足(1，8)游程长度约束的被变换信号的2至3比特变换器7的实施例，同步字发生器9优选地产生以“01”开始和以“10”结束的q比特同步字。具体来说，发生器9产生15比特的同步字“010000000010010”。
使用该同步字的优点是-该同步字满足(1，8)游程长度约束，所以使用该同步字不会增大(1，8)约束的奇偶性保持代码的k约束。
-该同步字是信道信号序列中唯一的一个字。
-由于该同步字以“0”比特开始和结束，所以它总是可以被汇合在两个3比特信道字之间。
-由于该同步字只长15比特，所以它所增加的额外开销相当小。
上述同步字可完全等同地应用于能产生满足不同k约束、例如k＝7的信道字序列的奇偶性保持编码器。在这样的情况下，该同步字因而就破坏了所产生的信道字的k约束。
如上所述，本发明的装置非常适合于在这样一种编码装置中使用，该编码装置在源信号的串行数据流中每隔一个多比特组就插入一个比特，由此使极性颠倒或保持极性不变。这种编码装置如图5简要所示，在该图中，编码器40后面跟有本发明的编码装置41和本领域众所周知的1T预编码器42。1T预编码器42的输出信号传送给控制信号发生器43，该控制信号发生器43为变换器40产生控制信号，以便控制在传送给装置41的串行数据流中究竟是插入“0”还是插入“1”。编码装置41可不作任何改动地插在变换器40和1T预编码器42之间。
利用图5所示的装置，能够在串行数据流中嵌入具有一定频率的跟踪单音，或使数据流的DC成分为零。此外，当编码装置41能够如上所述产生(d，k)序列时，它将使图4装置的输出信号成为(d，k)RLL(游程长度受限)输出信号。变换器40的具体形式见“Bell SystemTechnical Journal(贝尔系统技术杂志)”53卷6期1103-1106页。
图6表示一个用于译码该编码装置产生的串行数据流以获得二进制源信号的译码装置。该译码装置具有接收信道信号的输入端60，该输入端60与m-n比特变换器62的输入端50连接。变换器62的输出端55与该译码装置的输出端64连接。该装置还包括同步检测器单元66，该同步检测器单元66的输入端68与输入端60连接，而输出端70与变换器62的禁止输入端72连接。
该译码器利用其输入端60接收由m比特信道字和同步字组成的信道信号。在m＝3和n＝2的例子中，3比特信道字在变换器62中被变换为2比特源字，并被传送给输出端64。一旦接收到同步字，该同步字就被检测器66检测，并在输出端70产生一禁止信号，以便在同步字在输入端50出现的时间间隔内禁止变换器62。然后启动变换器62，以便跟在同步字后的3比特信道字能够被变换为2比特源字。
图6的译码装置还可以具有用来从由图1的具有写单元21的编码装置产生的记录介质23的轨迹中读出信道信号的读单元76。记录介质23可以是磁或光记录介质。在磁记录介质23的例子中，读单元76具有至少一个磁头78，用来从记录介质23的轨迹中读出信道信号。
图7表示图6变换器62的一实施例。变换器62包括具有九个单元Y1至Y9的一个移位寄存器51。该移位寄存器51起串-并变换器作用，把三个3比特信道字组传送至逻辑电路52的输入端i1至i9。逻辑电路52包含三个表I、II和III。逻辑电路52的输出端o1至o6与移位寄存器54的单元X1至X6的输入端连接，该移位寄存器的输出端57与输出端55连接。变换器62还包括一检测器电路53，该检测器电路53的输入端i1至i6分别与移位寄存器51的单元Y4至Y9的输出端连接，其输出端o1和o2分别与逻辑电路52的控制输入端c1和c2连接。检测器电路53能够检测移位寄存器51的单元Y4，Y5和Y6中的“010”比特模式，还能够检测移位寄存器51的单元Y4至Y9中的比特模式“010010”。
一旦检测到“010010”比特模式，检测器电路53就在其输出端o2产生一控制信号，一旦检测到在单元Y4、Y5和Y6中的“010”比特模式，而在单元Y7，Y8和Y9中没有“010”比特模式，它就在其输出端o1产生一控制信号。
在无控制信号的情况下，逻辑电路52按照变换表I把存储在单元Y1、Y2和Y3内的3比特信道字变换为该信道字对应的2比特源字，并将该2比特源字提供给单元X1和X2。在输入端c1有控制信号的情况下，逻辑电路52按照变换表II把存储在单元Y1至Y6内的两个3比特信道字组变换为两个2比特源字组，并将这些两个2比特源字提供给单元X1至X4。在输入端c2有控制信号的情况下，逻辑电路52按照变换表III把存储在单元Y1至Y9内的三个3比特信道字组变换为三个2比特源字组，并将这些三个2比特源字提供给单元X1至X6。如此就把信道信号的串行数据流变换为源信号的串行数据流。
以下讨论可在奇偶性保持编码装置、例如以上所描述的装置中使用的其它同步字。代替上述15比特同步字，可使用16比特同步字“0100000000100100”、17比特同步字“01000000001001000”或18比特同步字“010000000010010000”。当用一个跟在后面的3比特信道字(具体来说用根据上表I从源字“11”获得的信道字)连接在此所描述的三个同步字时，这些同步字会导致k约束被破坏。这种连接将产生一个序列“0100000000100100 000”假设随后的两个源字是“10 00”。同步字与通过变换“10 00”源字序列获得的信道字组的连接将产生以下序列“0100000000100100 000 000 010”，参看表II。这一序列破坏了k＝8约束。
在当“11”源字紧接在同步字之后出现从而源字“11”都变换为信道字“010”的所有情况下，为解决这一问题，可以修改表I。或者，当利用未改进变换确实破坏了k约束时才把源字“11”变换为信道字“010”。
虽然参看本发明的最佳实施例对其进行了描述，但应当懂得这些实施例不是限制性的例子。因此，只要不超出权利要求书所限定的本发明的范围，本领域普通技术人员可作出各种改进。
此外，本发明体现在其每一个新颖的特征或这些特征的组合之中。
权利要求
1.把二进制源信号的数据比特流编码成为满足预定(d，k)约束的二进制信道信号的数据比特流的装置，其中，源信号的比特流被分成n比特的源字，该装置包括把所述这些源字变换为相应的m比特信道字的变换装置，该变换装置能够把一组p个相继的n比特源字变换为相应的一组p个相继的m比特信道字，在变换每一组p个相继的n比特源字时基本保持奇偶性不变，n、m和p是整数，m＞n≥1，p≥1，p是可变的，该装置的特征在于包括用于产生同样满足所述(d，k)约束的q比特同步字的同步字产生装置，所述同步字以“0”比特开始和以“0”比特结束，该装置还包括用于把所述同步字合并入二进制信道信号的所述数据比特流的合并装置，q是大于k的整数值。
2.权利要求1的装置，其中d≥1，其特征在于所述同步字以“01”比特序列开始和以“10”比特序列结束。
3.权利要求1或2的装置，其特征在于q＝2k-1。
4.权利要求1、2或3的装置，其特征在于q＝15。
5.权利要求1、2、3或4的装置，其特征在于所述同步字是“010000000010010”。
6.权利要求1的装置，其中d≥1，其特征在于所述同步字以“01”比特序列开始和以“100”比特序列结束。
7.权利要求6的装置，其特征在于q＝16。
8.权利要求6或7的装置，其特征在于所述同步字是“0100000000100100”。
9.权利要求1的装置，其中d≥1，其特征在于所述同步字以“01”比特序列开始和以“1000”比特序列结束。
10.权利要求9的装置，其特征在于q＝17。
11.权利要求9或10的装置，其特征在于所述同步字是“01000000001001000”。
12.权利要求1的装置，其中d≥1，其特征在于所述同步字以“01”比特序列开始和以“1000”比特序列结束。
13.权利要求12的装置，其特征在于q＝18。
14.权利要求12或13的装置，其特征在于所述同步字是“010000000010010000”。
15.以上任一权利要求所述的装置，其特征在于d＝1，k＝8。
16.以上任一权利要求所述的装置，其特征在于m＝n+1。
17.权利要求15的装置，其特征在于n＝2。
18.权利要求17的装置，其特征在于按照下表把单个源字变换为相应的单个信道字
19.权利要求17或18的装置，其中的变换装置能够把2比特源字变换为相应的3比特信道字，以产生(d，k)序列形式的信道信号，其中d＝1，该装置还包括用于检测源信号比特流中把单个2比特源字编码为相应的单个信道字将会破坏该信道字边界处的d约束的位置、并根据所述检测来提供一个控制信号的装置，其特征在于，在无该控制信号情况下，该变换装置能够把单个2比特源字变换为相应的单个3比特信道字，在变换每一个2比特源字时保持奇偶性不变。
20.权利要求19的装置，当存在着在两个相继源字变换期间出现的控制信号情况下，变换装置把所述两个相继2比特源字组变换为两个相应的3比特信道字组，源字组中的两个源字之一被变换为一个不同于四个信道字CW1至CW4中任一个的3比特信道字，以便保持d＝1约束，其特征在于，在存在有所述控制信号情况下，该变换装置还能够把所述两个相继2比特源字组变换为相应的两个相继3比特信道字组，从而使得所述两个相继2比特源字组的变换是奇偶性保持的。
21.权利要求20的装置，其特征在于变换装置按照下表规定的编码把两个相继2比特源字组变换为两个相继3比特信道字组
claim><claim>22.权利要求20或21的装置，其中k的值大于5，该装置还具有用于检测源信号比特流中把单个2比特源字编码为单个3比特信道字将会破坏k约束的位置、并根据所述检测来提供第二控制信号的装置，其特征在于，当存在有在三个相继2比特源字变换期间出现的该第二控制信号情况下，变换装置把所述三个相继2比特源字组变换为相应三个相继3比特信道字组，所述三个2比特源字组的变换是奇偶性保持的，该变换装置还能够把源字组三个源字中的两个源字变换为一个与四个信道字CW1至CW4中任一个都不同的相应的3比特信道字，以便保持k约束。
23.权利要求22的装置，其特征在于变换装置按照下表规定的编码把三个相继2比特源字组变换为三个相继3比特信道字组<
claim><claim>24.根据权利要求18、从而根据于权利要求6、8、9、11、12或14的装置，其特征在于如果2比特源字紧跟在被插入在等于“11“的信道信号的同步字之后，该装置就把该源字“11”变换为信道字“010”。
25.把信道信号记录在记录介质的轨迹上的记录设备，该记录设备包括以上任一权利要求所述的编码装置，还包括把所述编码装置产生的信道信号写入记录介质上的所述轨迹中的写装置。
26.用权利要求25的记录设备所获得的记录介质。
27.权利要求26的记录介质，其特征在于它是光记录介质。
28.译码用权利要求1至23任一条所述的编码装置获得的满足(d，k)约束的二进制信道信号的数据比特流来获得二进制源信号的数据比特流的装置，该装置包括能够把一组p个相继的信道字反变换为相应的一组p个相继的源字的反变换装置，在变换每一组时保持奇偶性不变，n、m和p是整数，m＞n，p≥1，p是可变的，该装置的特征在于还包括用于检测数据比特流中q比特同步字的出现的装置，所述同步字也满足所述(d，k)约束，所述同步字以“0”比特开始和以“0”比特结束，d、k和q是大于0的整数值，q大于k。
29.权利要求28的装置，其中d≥1，其特征在于所述同步字以“01”比特序列开始和以“10”比特序列结束。
30.权利要求28或29的装置，其特征在于q＝2k-1。
31.权利要求29或30的装置，其特征在于q＝15。
32.权利要求28、29、30或31的装置，其特征在于所述同步字是“010000000010010”。
33.权利要求28的装置，其中d≥1，其特征在于所述同步字以“01比特序列开始和以“100”比特序列结束。
34.权利要求33的装置，其特征在于q＝16。
35.权利要求33或34的装置，其特征在于所述同步字是“0100000000100100”。
36.权利要求28的装置，其中d≥1，其特征在于所述同步字以“01”比特序列开始和以“1000”比特序列结束。
37.权利要求36的装置，其特征在于q＝17。
38.权利要求36或37的装置，其特征在于所述同步字是“01000000001001000”。
39.权利要求28的装置，其中d≥1，其特征在于所述同步字以“01”比特序列开始和以“10000”比特序列结束。
40.权利要求39的装置，其特征在于q＝18。
41.权利要求39或40的装置，其特征在于所述同步字是“010000000010010000”。
42.从记录介质上的轨迹中重现信道信号的重现设备，该重现设备包括权利要求28至41任一条所述的译码装置，还包括读装置，该读装置从记录介质上的所述轨迹中读出信道信号，将其提供给所述译码装置进行译码。
43.将二进制源信号的数据比特流编码为满足预定(d，k)约束的二进制信道信号的数据比特流的方法，在该方法中，源信号的比特流被分成n比特的源字，该方法包括以下步骤把所述n比特源字变换为相应的m比特信道字，从而使一组p个相继的n比特源字被变换为相应的一组p个相继的m比特信道字，在变换每一组p个相继的n比特源字时保持奇偶性不变，n、m和p是整数，m＞n≥1，p≥1，p是可变的，该方法的特征在于，还包括产生同样满足所述(d，k)约束的q比特同步字的步骤，所述同步字以“0”比特开始和以“0”比特结束，该方法还包括把所述同步字合并入二进制信道信号的所述数据比特流的步骤，q是大于k的整数值。
44.权利要求43的方法，还包括把信道信号记录在记录介质上的轨迹中的步骤。
全文摘要
公开了把二进制源信号(S)的数据比特流编码成为满足预定(d,k)约束的二进制信道信号(C)的数据比特流的装置,在该装置中,源信号的比特流被分成n比特的源字(x
文档编号H03M5/00GK1249057SQ98802929
公开日2000年3月29日 申请日期1998年9月17日 优先权日1997年10月29日
发明者J·A·H·M·卡尔曼, K·A·肖哈默伊姆明克, G·J·范登恩登, 中川俊之, 新福吉秀, 楢原立也, 中村耕介 申请人:皇家菲利浦电子有限公司, 索尼公司