专利名称：用于拖时率和阻抗补偿缓冲器电路的方法和装置的制作方法
技术领域：
本发明一般涉及到集成电路技术，特别是涉及到集成电路缓冲器。
已有技术描述为了获得高性能的新型集成电路，经常需要采用诸如输入/输出缓冲器这样的高速缓冲器电路。输入/输出缓冲器的一般用途是用于总线与集成电路的接口。连接到总线上的输入/输出缓冲器往往需要驱动外部的负载，而这种负载比其他集成电路驱动器的内部负载要大得多。
随着集成电路技术的持续发展，集成电路的工作频率也相应地提高了。电路设计人员所面临的一个主要难题是如何设计出能够符合新型CPU核心速度的速度性能的总线。持续提高总线速度使其符合CPU核心速度之所以有困难是因为连接到总线上的输入/输出缓冲器需要时常在各种不同的操作状态下工作。例如，缓冲器的性能会随着过程，电压和温度的改变而发生明显的变化。随着这些条件的变化，连接到总线上的输入/输出缓冲器的噪声和响应特性会受到影响。为了稳定地工作，集成电路设计人员往往需要限制诸如输入/输出缓冲器这样的缓冲器电路的工作速度，使其适应可能的条件变化。
采用阻抗补偿的输入/输出缓冲器是集成电路设计人员所使用的用来适应条件变化的一种现有技术解决方案。阻抗补偿的输入/输出缓冲器所提供的机制可以在很宽的工作条件下维持输入/输出缓冲器的最佳性能。阻抗补偿可以改变输入/输出缓冲器的输出阻抗，使其符合连接到输入/输出缓冲器的线路上的线路阻抗。这样就能相应地调节集成电路缓冲器的输出阻抗，从而随着过程、电压和温度条件的改变而降低噪声并且提高电路的性能。
缓冲器电路的拖时率是受到过程、电压和温度等条件变化影响的另一个主要特性。随着外部端接的总线在集成电路系统中越来越广泛的应用，缓冲器的拖时率特性在高速的应用中变成了更加重要的因素。实际上，过程、电压和温度的变化可能会造成拖时率的相应的变化以及缓冲器阻抗的变化。
显而易见，缓冲器电路的阻抗和拖时率与集成电路的各种用途是有关的，因而并不仅限于输入/输出缓冲器。例如，出现在集成电路电源设备中的电源回响或是同步切换噪声也可能造成缓冲器电路的拖时率变化，因而也是一种变化的条件。
这样就需要有一种方法和装置能够用来调节缓冲器电路的拖时率和阻抗，以便对集成电路中诸如过程、电压和温度等调节的变化进行补偿。这种方法和装置应该便于在集成电路中实现、占用的面积最小，并且在各种操作调节下发挥集成电路的最佳性能。
发明概述本发明提出了用来补偿一种补偿式缓冲器电路的阻抗和拖时率的方法和装置。在一个实施例中，补偿式缓冲器电路包括一个前置驱动电路，它包括一个拖时率补偿电路。用前置驱动电路接收一个数据信号，并且用拖时率补偿电路接收一个拖时率控制信号，从而控制拖时率补偿电路的一个可变电阻。上述的补偿式缓冲器电路还包括一个驱动电路，在其中包括一个阻抗补偿电路。将驱动电路连接到前置驱动电路，用来接收数据信号，并且用阻抗补偿电路接收一个阻抗控制信号。将驱动电路连接到一个输出节点上输出数据信号。从以下的详细说明，附图和权利要求书中可以更加清楚地了解到本发明的其他特征和优点。
附图简述本发明是利用非限制性的实施例和附图来解释的。
图1是按照本发明技术方案的一种拖时率和阻抗补偿式输入/输出缓冲器的框图。
图2表示按照本发明技术方案的阻抗补偿电路的一个实施例的简化示意图。
图3是按照本发明技术方案的拖时率补偿电路一个实施例的简化框图。
图4是按照本发明技术方案的拖时率和阻抗补偿式缓冲器的一个实施例的示意图。
图5是按照本发明技术方案的拖时率和阻抗补偿式缓冲器的另一个实施例的示意图。
详细描述本发明提出了用来调节缓冲器电路拖时率和阻抗的一种方法和装置，用来补偿随着诸如过程、电压和温度等条件而出现的变化。在以下的说明中，为了能够更加透彻地理解本发明而提供了大量的细节。然而，显而易见，本领域的技术人员并不一定要采用这些具体的细节来实现本发明。在其他的例子中，为了避免对本发明造成混淆，没有描述那些公知材料或方法的细节。
如上所述，阻抗匹配和拖时率控制是高速和高性能缓冲器的重要特征。由于诸如过程、电压和温度等条件的变化，缓冲器的阻抗和拖时率会发生明显的变化，从而影响到没有补偿的缓冲器的速度和性能。本发明提供了一种组合的拖时率和阻抗补偿的缓冲器，它可以接收拖时率和阻抗控制信号，对拖时率和阻抗进行调节，使其符合需要的拖时率和连接到缓冲器上的外部总线/线路的阻抗，它可以装在同一个芯片上，或者是放在芯片外面，例如采用不同的封装、电路板等等。
图1是按照本发明技术方案的一种补偿式缓冲电路101的框图。如图1所示，缓冲器电路101包括接收数据信号117的前置驱动电路103。驱动电路105接收来自前置驱动电路103的数据然后在插头119处输出该数据。
包括在前置驱动电路103中的是拖时率补偿电路107如图1所示，用拖时率补偿电路107接收拖时率控制信号111，用来控制插头119上的数据输出拖时率。同样如图1所示，驱动电路105包括阻抗补偿电路109。用阻抗补偿电路109接收阻抗控制信号113，用来控制插头119上的数据输出阻抗。
在本发明的一个实施例中，在连接到总线(未示出)上的一个输入/输出缓冲器的输出部分采用了补偿式缓冲电路101。如图1所示，用一个补偿单元115产生拖时率控制信号111和阻抗控制信号113。补偿单元115采用公知的技术来产生用于补偿过程、电压和温度变化的拖时率控制信号111和阻抗控制信号113，从而相应地调节缓冲器101的拖时率和阻抗。在另一个实施例中，拖时率控制信号111和阻抗控制信号113各自包括由补偿单元115按照公知技术产生的多个数字信号。在又一个实施例中，阻抗补偿电路109被用来通过前置驱动电路103接收阻抗控制信号113。
图2是阻抗补偿电路209一个实施例的简化示意图，按照本发明的技术方案，它可以用来代替图1的阻抗补偿电路109。如图2所示，阻抗补偿电路209包括并联连接在插头219和地之间的多个n-沟道晶体管223A-C。同样阻抗补偿电路209还包括并联连接在插头219和Vcc之间的多个p-沟道晶体管221A-C。p-沟道晶体管221A-C接收的阻抗控制信号是P-IMP信号213A-C，，用P-IMP<0>到P-IMP<N>表示。同样，n-沟道晶体管223A-C接收的阻抗控制信号是N-IMP信号213D-F，，用N-IMP<0>到N-IMP<N>表示。p-沟道晶体管221A-C和n-沟道晶体管223A-C按照阻抗控制信号223A-F的设定用公知的技术接收数据217。在一个实施例中，逻辑与门225A-F被连接到相应的p-沟道晶体管221A-C或是n-沟道晶体管223A-C用来确定是否在对应p-沟道晶体管221A-C或是n-沟道晶体管223A-C的栅极上接收到数据217。
在工作中，如果需要降低从插头219到地的阻抗，就可以用阻抗控制信号213D-F导通更多的n-沟道晶体管223A-C。与此相反，如果需要增大从插头219到地的阻抗，就可以用阻抗控制信号213D-F关断更多的n-沟道晶体管223A-C。同样，如果需要降低从插头219到Vcc的阻抗，就可以用阻抗控制信号213A-C导通更多的p-沟道晶体管221A-C。与此相反，如果需要增大从插头219到Vcc的阻抗，就可以用阻抗控制信号213A-C关断更多的p-沟道晶体管221A-C。按照阻抗控制信号213A-F的设定就可以相应地调节阻抗补偿电路209的输出阻抗。这样就能调节驱动电路105的输出阻抗，使其符合连接到插头219上的总线的线路阻抗。
显而易见，具有本发明的补偿电路209的驱动电路105构成了一个通过插头219连接到总线上的源端驱动器或是称作推-挽驱动器。按照本发明的描述，具有阻抗补偿电路209的驱动器105的特征在于驱动器105的源阻抗特性能够与连接到插头219上的总线的线路阻抗相匹配。
在一个实施例中，p-沟道晶体管221A-C和n-沟道晶体管223A-C的电阻不是相等的。具体地说，p-沟道晶体管221A-C的电阻和n-沟道晶体管223A-C的电阻可以用二进制加权方式加权到不同的加权值，以便用公知的技术为插头219到Vcc或是到地的阻抗提供更宽的控制范围。
在另一个实施例中，可以让一或多个p-沟道晶体管221A-C和n-沟道晶体管223A-C永远是导通的。本实施例为插头219和Vcc以及地之间可能出现的电阻范围提供了更高的分辨率。在采用阻抗补偿电路209时，如果用公知的技术来保证对应的P-IMP或是N-IMP信号一直保持有效，就可以使一或多个p-沟道晶体管221A-C和n-沟道晶体管223A-C持续导通。
图3是按照本发明技术方案可以包括在前置驱动电路103中的一个拖时率补偿电路307一个实施例的简化示意图。如图3所示，拖时率补偿电路307被表示在虚线305的左边。用拖时率补偿电路307驱动一个负载，它包括一个用有效负载电容CLOAD327表示的驱动电路105(未示出)。显而易见，CLOAD327的作用是在诸如过程、电压和温度条件的变化下维持相对稳定，因为电容相对于过程、电压和温度的变化比较小。
在本发明的一个实施例中，拖时率补偿电路包括一个反相器，它包括连接在轨335和337之间的p-沟道晶体管333和n-沟道晶体管334。在图示的实施例中，轨335是虚拟的Vcc，而轨337是虚拟的地。p-沟道晶体管333和n-沟道晶体管334的栅极被连接成用来接收数据317，并且输出一个驱动CLOAD327的信号。
如图3所示，拖时率补偿电路307包括多个并联连接在Vcc和轨335之间的p-沟道晶体管329A-C。用P-SKEW<0>到P-SLEW<M>信号311A-C表示的拖时率控制信号P-SLEW被连接到每个p-沟道晶体管329A-C的栅极。显而易见，p-沟道晶体管329A-C可以按照P-SLEW<M>信号311A-C在轨335和Vcc之间形成可变的电阻。
拖时率补偿电路307还包括多个并联连接在轨337和地之间的n-沟道晶体管331A-C。图中用N-SKEW<0>到N-SLEW<M>信号311D-F表示的拖时率控制信号N-SLEW被连接到每个n-沟道晶体管331A-C的栅极。显而易见，n-沟道晶体管331A-C可以按照N-SLEW<M>信号311D-F在轨337和地之间形成可变的电阻。
在本发明的一个实施例中，拖时率控制信号P-SLEW和N-SLEW各自包括多个数字信号，每个数字信号控制一个对应的p-沟道或是n-沟道晶体管的栅极。在操作中，如果需要降低从轨335到Vcc的电阻，就可以用P-SLEW信号311A-C导通更多的p-沟道晶体管329A-C。如果需要增大从轨335到Vcc的电阻，就可以用P-SLEW信号311A-C关断更多的p-沟道晶体管329A-C。同样，如果需要降低来自轨337的电阻，就可以用N-SLEW信号311D-F导通更多的n-沟道晶体管331A-C。如果需要增大来自轨337的电阻，则可以用N-SLEW信号311D-F关断更多的n-沟道晶体管331A-C。
随着被导通或是关断的p-沟道晶体管329A-C和n-沟道晶体管331A-C数量的变化，从CLOAD327到电源和/或地的电阻会相应地改变。这样就能调节电阻-电容(RC)时间常数，从而确定反相器333输出信号的上升和下降时间。因而也就可以相应地调节此处所述的缓冲器的拖时率，用来补偿诸如过程、电压和温度等条件的变化。
在一个实施例中，p-沟道晶体管333的有关电阻比p-沟道晶体管329A-C的电阻要小。同样，n-沟道晶体管334的有关电阻比n-沟道晶体管331A-C的电阻要小。因此，与从CLOAD327分别通过p-沟道晶体管329A-C和n-沟道晶体管331A-C到Vcc或是地的总的组合电阻相比，诸如过程、电压和温度等条件的变化在p-沟道晶体管333或n-沟道晶体管334中所引起的变化是比较微不足道的。另外，也可以用本发明的方案来补偿电阻本身的这种变化。
图4是按照本发明技术方案的一种拖时率和阻抗补偿式缓冲器401的一个实施例的示意图。在一个实施例中，缓冲器401被用作连接到外部端接总线(未示出)上的一个输入/输出缓冲器的输出部分。如图4所述，缓冲器401包括前置驱动电路403和驱动电路405。在图示的实施例中，前置驱动电路403包括多个连接在轨435和437之间的反相器433A-C。与图3所示的实施例相似，轨435是虚拟的电源，而轨437是虚拟的地。显然可以看出，轨435和437是由多个反相器433A-C共用的。由于轨435和437是由反相器433A-C共用的，减少了缓冲器401中需要的器件总数，这样就能缩小占用的面积和缓冲器401所需要的功率。
缓冲器401中的拖时率补偿电路是用并联连接在轨435和Vcc之间的多个p-沟道晶体管429A-C和并联连接在轨437和地之间的多个n-沟道晶体管431构成的。用P-SLEW<0M>411来控制多个p-沟道晶体管429A-C，并且用N-SLEW<0M>411来控制多个n-沟道晶体管431A-C。
在图4的实施例中，输入/缓冲器401接收一个用OEN 443表示的输出有效信号。用OEN 443指示数据417有效的时刻。在OEN 443有效时对数据417采样，在OEN 443无效时忽略数据417。在图4所示的实施例中，有多个反相器433A-C分别接收数据417和OEN 443。
另外，如图4所示，对应的多个反相器433A-C还需要各自接收一个对应的N-IMP<0N>439信号。多个反相器433A-C的p-沟道晶体管采用公知的技术通过逻辑445-C各自接收数据417，OEN 443和对应的N-IMP<0N>439信号，仅有在OEN 443和对应的N-IMP<0N>439信号都有效时才接收数据417。同样，多个反相器433A-C的n-沟道晶体管采用公知的技术通过逻辑447A-C仅有在OEN 443和对应的N-IMP<0N>439信号都有效时才接收数据417。
如图4所示，多个反相器433A-C各自具有一个输出端连接到驱动电路405的阻抗补偿电路中对应的多个n-沟道晶体管423A-C之一。正如上文中参照图2所述的情况，驱动电路405的阻抗补偿电路包括并联连接在插头419和地之间的多个n-沟道晶体管423A-C。阻抗补偿电路还包括并联连接在插头419和Vcc之间的多个p-沟道晶体管421A-C。
如图4所示，多个p-沟道晶体管421A-C各自被连接成按照公知的技术通过逻辑449A-C来接收数据417，OEN 443和对应的一个P-IMP<0N>413信号。在OEN 443和对应的一个P-IMP<0N>413信号都有效时，多个p-沟道晶体管421A-C就各自接收数据417。
在本发明的另一个实施例中可以注意到用来控制p-沟道晶体管429A-C的同样的补偿控制信号也可以用来控制p-沟道晶体管421A-C，而用来控制n-沟道晶体管431A-C的补偿控制信号也可以用来控制n-沟道晶体管423A-C。在又一个实施例中，用来控制p-沟道晶体管429A-C的相同的补偿控制信号也可以用来控制n-沟道晶体管431A-C，而用来控制p-沟道晶体管421A-C的补偿控制信号也可以用来控制n-沟道晶体管423A-C。如果按照上述方式用相同的补偿控制信号来控制各种晶体管，就可以节省电路的面积和功率。
值得注意的是，图4中所示一个实施例的缓冲器401可以用来连接连接着插头419的外部端接总线。实际上，按照公知的现有技术，一条外部端接总线往往包括一个拉起到VTERM或是VDD(未示出)的端接电阻，这样就可以减少对需要连接到多个p-沟道晶体管421A-C的拖时率补偿信号的需求。也就是说，通过控制信号经由多个n-沟道晶体管423A-C下拉到地的上升和下降时间，就可以按照本发明的方式实现拖时率控制。另外，本发明的阻抗控制方式是通过多个n-沟道晶体管423A-C和多个p-沟道晶体管421A-C来实现的。
图5是拖时率和阻抗补偿式缓冲器501的另一实施例的示意图。在一个实施例中，缓冲器501被用于连接到并不是外部端接的一条总线(未示出)上的输入/输出缓冲器的输出部分。缓冲器501包括前置驱动电路503和驱动电路505。与参照图4描述的缓冲器401类似，缓冲器501的前置驱动电路503包括多个反相器533A-C，它们各自被连接到多个n-沟道晶体管523A-C当中对应的一个。n-沟道晶体管523A-C被并联地连接在插头519和地之间。与图4的缓冲器401不同，图5的前置驱动电路503包括另外的多个反相器533D-F，将它们各自的一个输出端连接到对应的多个p-沟道晶体管521A-C之一的栅极上。p-沟道晶体管521A-C被并联地连接在Vcc和插头519之间。
另外，如图5所示，多个反相器533A-C被连接在轨535和地之间。多个反相器533D-F被连接在Vcc和轨537之间。轨535被用来作为虚拟的Vcc，而轨537被用作虚拟的地。多个并联连接的p-沟道晶体管529A-C可以被用来改变轨535和Vcc之间的电阻，而多个并联连接的n-沟道晶体管531A-C可以被用来改变轨537和地之间的电阻。如图5所示，用P-SLEW<0M>511来控制多个p-沟道晶体管529A-C，同时用N-SLEW<0M>541来控制多个n-沟道晶体管531A-C。
同样如图5中所示，有多个反相器533D-F被用来按照公知的技术通过逻辑545D-F和547D-F接收数据517，用OEN 543表示的输出有效信号，以及一个对应的P-IMP<0N>信号513。因此，仅有在OEN 543和对应的一个P-IMP<0N>信号513同时有效时，反相器533D-F的p-沟道晶体管才会通过逻辑545D-F接收数据517。同样，仅有在OEN 543和对应的一个P-IMP<0N>信号513同时有效时，反相器533D-F的n-沟道晶体管才会通过逻辑547D-F接收数据517。
因此，按照本发明的缓冲器501，在插头519上产生的输出信号从低逻辑电平上升到高逻辑电平的拖时率是通过控制被导通的并联连接的n-沟道晶体管531A-C的数量来控制的。与此相反，输出信号从高逻辑电平下降到低逻辑电平的拖时率是通过控制被导通的并联连接的p-沟道晶体管529A-C的数量来控制的。缓冲器501中从插头519到Vcc的输出阻抗是通过控制被导通的并联连接的p-沟道晶体管521A-C的数量来控制的，而缓冲器501中从插头519到地的输出阻抗是通过控制被导通的并联连接的n-沟道晶体管523A-C的数量来控制的。在一个实施例中，p-沟道晶体管521A-C和n-沟道晶体管523A-C是二进制加权的。在另一个实施例中，p-沟道晶体管521A-C和n-沟道晶体管523A-C的权重是相等的。
图4和5所示的实施例都采用了轨435，437，535和537，它们分别都是由前置驱动电路403和503中的多个反相器共用的。如上所述，前置驱动电路403和503分别被用来驱动在对应的驱动电路405和505中接到电源或是地的那些并联连接的晶体管的栅极。通过共用上述的轨，可以注意到本发明的缓冲器中使用的器件数量被减少了。从另一个实施例中可以看出，为了改善线性度，可以为每一个反相器433A-C或是533A-F设置重叠的轨435，437，535和537。由此付出的代价则是要增大电路的面积和功率。
在上文中描述了一种在集成电路中用来调节缓冲器拖时率和阻抗的方法和装置，可用于补偿诸如过程、电压和温度等条件的变化。采用本发明的补偿电路，诸如输入/输出缓冲器这样的集成电路缓冲器所具有的输出阻抗可以在很宽的范围内与连接到输入/输出缓冲器上的线路的线路阻抗相匹配，它可以装在同一个芯片上，或者是放在芯片外面。另外，本发明的缓冲器能够在一定的条件范围内调节缓冲器的拖时率。除此之外，本发明的缓冲器采用的器件数量比较少，这样就能减少本发明的输入/输出缓冲器所需要的电路面积和消耗的功率。
在上文的详细说明中是参照具体的解释性实施例来描述本发明的方法和装置的。然而，在不脱离本发明实质和范围的条件下显然还可以进行各种各样的修改和变更。因此，说明书和附图的作用仅仅是为了说明而不是限制。
权利要求
1.一种补偿式缓冲器电路，其特征是包括包括拖时率补偿电路的一个前置驱动电路，用前置驱动电路接收一个数据信号，用拖时率补偿电路接收一个拖时率控制信号，用来控制拖时率补偿电路的可变电阻；以及包括阻抗补偿电路的一个驱动电路，将驱动电路连接到前置驱动电路上接收数据信号，用阻抗补偿电路接收一个阻抗控制信号，在驱动电路的输出节点上输出数据信号。
2.按照权利要求1的补偿式缓冲器电路，其特征是补偿式缓冲器电路的输出阻抗按照阻抗控制信号而变化。
3.按照权利要求1的补偿式缓冲器电路，其特征是驱动电路发送数据信号时的拖时率按照拖时率控制信号而变化。
4.按照权利要求1的补偿式缓冲器电路，其特征是进一步包括一个补偿单元，该补偿单元被用来产生拖时率控制信号和阻抗控制信号。
5.按照权利要求1的补偿式缓冲器电路，其特征是阻抗补偿电路包括并联连接在输出节点和第一电位之间的第一组晶体管，这第一组晶体管按照阻抗控制信号来改变补偿式缓冲器电路在输出节点和第一电位之间的输出阻抗；以及并联连接在输出节点和第二电位之间的第二组晶体管，这第二组晶体管按照阻抗控制信号来改变补偿式缓冲器电路在输出节点和第二电位之间的输出阻抗。
6.按照权利要求5的补偿式缓冲器电路，其特征是前置驱动电路包括连接在第一和第二轨之间的第三组反相器电路，第三组反相器电路被用来各自接收数据信号，第三组反相器电路各自产生的输出被连接到对应的一个第一组晶体管的栅极上。
7.按照权利要求6的补偿式缓冲器电路，其特征是拖时率补偿电路包括并联连接在第一轨和第一电位之间的第四组晶体管；以及并联连接在第二轨和第二电位之间的第五组晶体管；其中的第四和第五组晶体管被连接到拖时率控制信号，让第四和第五组晶体管按照拖时率控制信号来改变驱动电路发送数据信号时的拖时率。
8.按照权利要求5的补偿式缓冲器电路，其特征是前置驱动电路包括连接在第二轨和第一电位之间的第三组反相器电路，第三组反相器电路被用来各自接收数据信号，第三组反相器电路各自产生的输出被连接到对应的一个第一组晶体管的栅极上；以及连接在第一轨和第二电位之间的第六组反相器电路，第六组反相器电路被用来各自接收数据信号，第六组反相器电路各自产生的输出被连接到对应的一个第二组晶体管的栅极上。
9.按照权利要求8的补偿式缓冲器电路，其特征是拖时率补偿电路包括并联连接在第一轨和第一电位之间的第四组晶体管；以及并联连接在第二轨和第二电位之间的第五组晶体管；其中的第四和第五组晶体管被连接到拖时率控制信号，让第四和第五组晶体管按照拖时率控制信号来改变驱动电路发送数据信号时的拖时率。
10.按照权利要求5的补偿式缓冲器电路，其特征是前置驱动电路包括第三组反相器电路，第三组反相器电路被用来各自接收数据信号，第三组反相器电路各自产生的输出被连接到对应的一个第一组晶体管的栅极上。
11.按照权利要求1的补偿式缓冲器电路，其特征是拖时率和阻抗控制信号是由一个补偿单元产生的。
12.按照权利要求1的补偿式缓冲器电路，其特征是补偿式缓冲器电路进一步被用来接收一个输出有效信号，驱动电路按照这一输出有效信号而输出数据信号。
13.按照权利要求1的补偿式缓冲器电路，其特征是补偿式缓冲器电路是一个补偿式输入/输出缓冲器。
14.一种用来缓冲在集成电路的输入/输出节点上产生的数据信号的方法，其特征是包括以下步骤用一个前置驱动电路接收数据信号；改变前置驱动电路的可变电阻，从而改变前置驱动电路和连接到前置驱动电路输出端的驱动电路之间的电阻-电容(RC)时间常数，用来控制数据信号的拖时率；用驱动电路从前置驱动电路上接收数据信号；改变驱动电路的输出阻抗，让驱动电路的输出阻抗与连接到输出节点上的线路的线路阻抗相匹配。
15.按照权利要求14的方法，其特征是还包括产生拖时率控制信号的附加步骤，在其中改变RC时间常数的步骤是按照拖时率控制信号来执行的。
16.按照权利要求14的方法，其特征是还包括产生阻抗控制信号的附加步骤，在其中改变输出阻抗的步骤是按照阻抗控制信号来执行的。
17.一种输入/输出缓冲器电路包括用来接收和发送数据信号的前置驱动装置；包括在前置驱动装置中的拖时率补偿装置，用于按照一个控制拖时率补偿装置的可变电阻的拖时率补偿信号来控制数据信号的拖时率；连接到前置驱动装置上用来接收和发送数据信号的驱动装置；以及包括在驱动装置中的阻抗补偿装置，用来按照一个阻抗控制信号控制输入/输出缓冲器电路的输出阻抗。
18.按照权利要求17的输入/输出缓冲器电路，其特征是进一步包括连接到拖时率补偿装置上用来产生拖时率补偿信号的装置；以及连接到阻抗补偿装置上用来产生阻抗控制信号的装置。
全文摘要
在集成电路中用来调节缓冲器拖时率的一种方法及其装置。在一个实施例中,集成电路缓冲器包括一个前置驱动电路(403),它包括一个连接到驱动电路(405)的拖时率补偿电路,驱动电路(405)又包括一个阻抗补偿电路。拖时率补偿电路包括并联连接到电源的p－沟道晶体管(429a…429c)和并联连接到地的n一沟道晶体管(431a…431c),用来为包括在前置驱动电路中的反相器电路(443a…443c)的虚拟轨(rail)提供可变电阻。采用拖时率控制信号(N－SLEW)对拖时率补偿电路进行数字控制。阻抗补偿电路包括从缓冲器的一个输出节点(419)上并联连接到电源的p－沟通晶体管(421a…421c)和并联连接到地的n－沟道晶体管(423a…423c)。从前置驱动电路的各个轨到电源和地的电阻是用拖时率控制信号来控制的,以便调节由缓冲器驱动的数据信号的拖时率。这些轨是由驱动电路的反相器共用的,以便减少缓冲器使用的器件数量,从而减少电路占用的面积和供缓冲器使用的功率。
文档编号H03K17/16GK1250557SQ98803420
公开日2000年4月12日 申请日期1998年3月20日 优先权日1997年3月24日
发明者A·依克巴哈, B·克莱韦兰德 申请人:英特尔公司