专利名称：可调谐的高效能锁相环时钟电路的制作方法
技术领域：
本发明涉及用于电子电路例如锁相环(PLL)的钟控方案。
在采用二进制数字信号或二进制位的大型芯片中，诸如微处理器、微型控制器、数字信号处理器、ASIC(专用集成电路)等芯片中，由于时钟信号驱动多个芯片元件，因此要损耗大量的能量。更具体地讲，时钟信号通常是通过一个时钟树(clock tree)网络分配的。由于用于构成例如寄存器和锁存电路的器件存在输入电容，时钟信号要驱动相当大的电容。一般情况下，电容可能大约在例如一毫微法至几十或几百毫微法的范围内。
通常，时钟信号是采用锁相环(PLL)产生的。图3是一种常规的锁相环的电路示意图。同样，这个特定的PLL构成一个电荷泵型PLL。如图3中所示，压控振荡器(VCO)310产生一个VCO输出时钟信号C2。VCO输出时钟信号C2可以直接地反馈，或者如果采用倍频，可通过一个分频器320(采用虚线示出)反馈，虽然以下的论述假设没有分频器。鉴相器330将VCO时钟信号C2的相位和频率与基准时钟信号C1的相位和频率进行比较。根据两个时钟信号之间的相位延迟，鉴相器330产生一个上升(up)信号和一个下降(down)信号。这些不同的信号是由鉴相器330的不同输出口产生的。如图3中所示，这些上升和下降信号加至电荷泵的控制开关，控制开关将使包括诸如电流源340和350等电流源在内的电路短路。因此，如图3中所示，当这些开关闭合时，电流对电容器360进行充电或放电。因此，根据由鉴相器330产生的上升信号和下降信号的时长，可以调节电容器360的电压。通过调节施加的信号的时长，电容器360上的电压可以升高或降低。另外，如图3中所示，电容器360如此连接至压控振荡器310由VCO 310产生的输出时钟信号的频率将根据电容器360上的电压调节。因此，至少部分地基于PLL的负反馈工作，VCO时钟信号C2和基准时钟信号C1之间的延迟应变得更小。当VCO 310的输出时钟信号在相位和频率方面基本上与基准时钟信号C1匹配时，PLL就“锁定”。
在这个实施例中，方框340表示电荷泵，虽然方框340还包括一个电容器360形式的滤波器，并且在有些实施例中，滤波器是与电荷泵分开示出的。同样，在本说明书中，术语“电荷泵”表示可以至少部分地根据鉴相器输出信号产生VCO控制电压的任何电路。另外，即使电路是全数字的，在本说明书中也采用这个术语。
图2显示出常规的时钟树200的基本结构，时钟树用于将时钟信号分配至多个芯片元件。在图2中，210为一个PLL，诸如前面参照图3所述的PLL。如图所示，一个反馈时钟信号和一个基准时钟信号施加至PLL 210。这个时钟树具有多个驱动器，诸如220、230、240、250、260、270和280，并且可以逐渐变大，以利用锁相环(PLL)的压控振荡器的输出信号驱动大的电容，诸如基于寄存器和锁存电路的电容。这些驱动器通常包含倒相器(未示出)。因此，电容要以时钟频率开关。在这个例子中，图2中所示的电容265、275、285、290、295和255是基于芯片的元件的电容。除了这些电容之外，驱动器倒相器的控制极电容也以时钟频率开关。如果时钟网络的总电容由C表示，并且时钟网络以时钟频率f开关，那么消耗的能量可以表示为CV2f，其中V是电源电压。由于较大的C和较高的f，这个能量可能是芯片所用的总能量的大部分。因此，存在对这样的技术的需求降低由于采用特定的定时电路导致的使用数字电路的芯片中消耗的能量。
简单地讲，根据本发明的一个实施例，一种电路包括一个电压调谐的电感-电容(LC)振荡器、一个电荷泵和一个鉴相器。振荡器、鉴相器和电荷泵耦连在一起形成一个PLL。
在本说明书的总结部分中具体指出了本发明的主题并清楚地限定了其范围。不过，参照结合附图所做的以下详细说明，可以与本发明的目的、特征和优点一起最好地理解本发明结构和工作方法，在附图中
图1是根据本发明的PLL的一个实施例的电路示意图；图2是常规的时钟树的一个实施例的电路示意图；图3是常规的PLL的一个实施例的电路示意图；图4是变容二极管的一个实施例的示意图。
在以下的详细说明中，为提供对本发明的透彻理解，描述了许多特定的细节。但是，本领域的普通技术人员将能理解，在没有这些特定的细节的情况下，本发明也可以实施。在其它一些情况下，对公知的方法、程序、元件和电路则没有给予详细描述，以免影响对本发明的清楚理解。
图1是一个电路示意图，它显示出根据本发明的PLL的一个实施例100，其中包括一个电压调谐振荡器。所示的这个PLL是在一个集成电路(IC)芯片上实现的。当然，本发明的范围不局限于这个特定的实施例。同样，在这个特定的实施例中，电压调谐振荡器是通过改变或调整施加的电压来改变或调整压控振荡器(VCO)的电容而进行调谐的。不过，在另一实施例中，电压调谐振荡器也可以通过改变施加的电压来改变电感而进行调谐。例如，可以利用改变电感器的磁心的位置来改变电压。
如图所示，这个特定的实施例包括一个时钟树，其包括一个电感-电容或“LC”振荡器，此振荡器以其固有频率振荡。这个特定的振荡器被称为“LC”振荡器，因为振荡器的频率取决于振荡器的电感和电容。在理想条件下，“LC”振荡器不消耗能量，因为它具有零电阻；不过，按实际情况而言，还是要消耗一些能量，例如由于时钟树和电感器中的金属线的非零电阻。然而，与常规的PLL比较，可以节约能量，因为振荡器的电阻降低到非常小的值。
例如，正如公知的那样，当在一个电路中电感器和电容器与电源耦连时，由于电感器和电容器的电流和电压彼此间是相位不同的，电压信号的振荡频率由电感和电容决定，在这个特定实施例中电感和电容分别为L和C。同样，由于电路中小的电阻，这些振荡减弱，因此，为了维持或保持这种振荡，可以向系统中导入能量。
在图1中所示的实施例中，采用低电阻的短金属线连接多个寄存器和锁存电路的时钟输入口。如图1中由电容160、170、180、190、185和195所示的，这些输入口各自具有相关的电容。这个电容与低电阻的电感器130和变容二极管150组合形成了一个LC压控振荡器(VCO)。在本说明书中，变容二极管表示一种半导体器件，这种半导体器件的特征是半导体的反偏区的结中的电容对电压是敏感的，正如图4中的实施例所示的，虽然本发明的范围不局限于使用变容二极管或者变容二极管的这个特定实施例。
图4中示出了变容二极管的一个实施例的电路示意图。如图所示，变容二极管类似于半导体二极管，其中均为半导体材料的P型材料和N型材料进行接触而形成一个P-N结。同样，如图所示，还形成一个耗尽区，并且如图4中所示的那样，耗尽区具有宽度w。这个宽度以及多个其它因素决定了与此变容二极管相关的电容。同样，根据此P-N结上施加的电压，此宽度w可以增大或减小。在这个特定的实施例中，半导体材料可以如此掺杂施加的电压的线性变化产生电容的基本上线性的变化，虽然本发明的范围不局限于这种要求。
常规的PLL的VCO正例如图2中所示的那样，它由图1中的LC VCO替代，图1中的LC VCO包括施加至变容二极管150的一个控制电压。在图1的实施例中，LC VCO不是包含在PLL 110中。在这个实施例中，VCO的电容包括与前面所述的输入口相关的电容和变容二极管电容的总和。在这个特定实施例中，电容器155构成一个大的直流阻隔电容器，它具有电容Cb，其中电容器155的电容要比变容二极管150可达到的最大电容大得多。在这个实施例中，金属线的非零电阻使LCVCO的固有振荡减弱并导致能量损耗。不过，直流电源140提供能量并维持振荡处于LC振荡器的固有频率。虽然本发明的范围不局限于这个方面，但电源140可以包括例如两个开关，它们连接至一个电池并且由一个控制电路控制。在这个实施例中，通过关断或断开电源，时钟或PLL可以停止。另外，在这个实施例中，一个焊盘(pad)175连接至时钟树，用于测试芯片，当然这个焊盘可以省略。在较高频率时，例如在千兆赫兹量级时，可能希望电感器和变容二极管形成在芯片上，而在低频时，它们可以从外部连接至焊盘175，虽然本发明不局限于此。
如上所述，与时钟树相关的电容可以表示为C。同样，在这个特定的实施例中，电感器130具有电感L。电感器120提供了交流阻隔，这与电容器155提供的直流阻隔相似。不过，由于变容二极管150具有与C并联的电容，它随施加的电压而改变，因此LC VCO的固有频率可以(至少部分地)根据施加至110的反馈时钟信号和基准时钟信号之间的相位和频率的差异而改变。
与其它方案相比，图1中所示的实施例的一个优点是在没有显著能量损耗的情况下调谐时钟信号的频率的能力。对于锁相而言，能够调谐时钟信号的频率是一个理想的优点。由于温度、制造工艺和其它方面的差异，制造具有要求的精确时钟频率的芯片是困难的。因此，希望在制成后能够调谐频率。同样，其它定时电路也可以提供调谐时钟信号的频率的能力；不过，与本发明的这个特定实施例所示的电路相比，那些电路通常将导致大得多的能量损耗。
下面将描述调谐锁相环(PLL)的频率的方法一个实施例。正如前面所述的，在根据本发明的锁相环的一个实施例中，电感-电容(LC)振荡器包括一个变容二极管。如上所述，可以调节施加在变容二极管上的电压。由于调节变容二极管上的电压，变容二极管的电容得以改变。变容二极管的电容的这种改变使得振荡器的电容改变，因此调节或调谐了锁相环电路的频率。同样，由于锁相环的负反馈，也可能发生变容二极管的施加电压的这种调节。例如，根据PLL输出时钟信号和基准时钟信号之间的相位差，一个鉴相器可以向一个电荷泵施加信号，并且由此调节施加至变容二极管的电压。这在前面已做了更详细地说明，并且本发明的范围不局限于特定的锁相环电路实施例。同样，由PLL产生的时钟信号可以应用于包括数字电子电路的集成电路(IC)芯片。例如，正象前面所述的，这种芯片可以包括微处理器、微型控制器、ASIC或者包括数字电子电路的其它芯片。这种IC芯片同样可以包括一个时钟树，它由PLL产生并施加至此IC芯片的时钟信号驱动。另外，正如前面描述的，为了大体上保持PLL振荡，可以向PLL提供能量。同样，向PLL施加能量可以如此定时基本上保持PLL振荡为大致方波形式。更具体地讲，随着信号振荡，能量可以在信号的预定点施加，以便产生例如方波或除了正弦波之外的其它信号形式。同样，虽然本发明的范围不局限于此，但施加的电压可以大致线性地调节。正如前面指出的，如果变容二极管适当地掺杂，可以使电容大致线性地变化，就象特定的实施例中所希望的那样。
尽管这里已描绘了本发明的一些特征，但对于本领域的普通技术人员而言，将存在许多更改、替换、变化和等同物。因此，应当理解的是，所附权利要求是要覆盖落入本发明的实质精神内的所有这些更改和变化。
权利要求
1．一种电路，包括一个电压调谐的电感-电容(LC)振荡器；一个鉴相器；和一个电荷泵；所述振荡器、鉴相器和电荷泵耦连在一起形成一个PLL。
2．根据权利要求1的电路，其中，所述电压调谐的LC振荡器包括一个变容二极管，此变容二极管能够根据施加的电压调节所述振荡器的电容。
3．根据权利要求2的电路，其中，所述PLL形成在一个集成电路(IC)上，所述集成电路包括一个处理器；所述PLL耦连成能够提供一个时钟信号，此时钟信号驱动所述处理器的一个时钟树。
4．根据权利要求3的电路，其中，所述处理器包括一个微处理器。
5．根据权利要求2的电路，其中，所述变容二极管包括一种N型半导体材料，它与一种P型半导体材料直接物理接触，以形成一个P-N半导体结。
6．根据权利要求5的电路，其中，所述P型和所述N型半导体材料如此掺杂所述变容二极管上施加的电压的线性变化使变容二极管的电容基本上线性地改变。
7．一种调谐锁相环(PLL)的频率的方法，所述锁相环包括一个具有变容二极管的电感-电容(LC)振荡器，该方法包括以下步骤调节变容二极管上施加的电压。
8．根据权利要求7的方法，还包括以下步骤将由PLL产生的时钟信号施加至一个集成电路(IC)芯片，后者包括数字电子电路。
9．根据权利要求8的方法，其中，所述IC芯片包括一个时钟树，后者由PLL产生的时钟信号驱动。
10．根据权利要求8的方法，其中，所述IC包括一个微处理器。
11．根据权利要求7的方法，还包括以下步骤向PLL提供能量，以基本维持PLL振荡。
12．根据权利要求11的方法，其中，向PLL提供能量，以基本维持PLL振荡为大致方波形式。
13．根据权利要求7的方法，其中，所施加的电压大致线性地调节。
14．一种锁相环(PLL)电路，包括一个电压调谐的电感-电容(LC)振荡器、一个鉴相器、一个电荷泵和一个分频器，所述振荡器、鉴相器、电荷泵和分频器耦连成能够产生一个PLL输出时钟信号。
15．根据权利要求14的PLL，其中，所述电压调谐的LC振荡器包括一个变容二极管。
16．根据权利要求15的PLL，其中，所述PLL电路如此耦连在工作过程中，由所述电荷泵施加至所述变容二极管的电压能够影响所述PLL输出时钟信号的频率。
全文摘要
一种锁相环(PLL)电路(110),用于向一个IC芯片提供时钟信号。该PLL包括一个电压调谐的电感－电容(LC)振荡器、一个鉴相器和一个电荷泵,它们耦连在一起形成一个环路。一个VCO包括一个变容二极管(150)、电感器(130)和电容(160、170、180、190、185和195),它们形成LC振荡器。
文档编号H03B1/00GK1282460SQ98812362
公开日2001年1月31日 申请日期1998年9月3日 优先权日1997年10月17日
发明者T·P·托马斯 申请人:英特尔公司