专利名称：去交错器的制作方法
技术领域：
本发明涉及一种去交错器。
今天，通常的作法是在通信设备、数据存储装置等中对发送的数据进行交错以抑制在数据传送中发生的突发错误并在接收器借助一种去交错器恢复该数据。
以下的交错/去交错技术是可获得的。如图6所示，在交错数据中，32位的数据作为一个字而得到处理，且32个字(1024位)被作为一个块。在每一个块中，各个字被分成四个相a-d。因此，数据得到多路复用，从而排列具有四个交替的相的字。在数据发送中，位线和字线被互换以交错1块的数据。具体地，如图6所示地排列的各个数据项由[相名]、[字号]、以及[位号]给定。在交错处理之后，数据每次1位地按照a0(0)、b0(0)、c0(0)、a1(0)、………d6(31)、a7(31)、b7(31)、c7(31)、d7(31)的顺序得到发送。
以此方式交错的数据已经由以下结构进行了去交错。它由以下部分组成1024位RAM，它允许数据每次1位地得到读取和写入，以互换位线和字线；一个第二1024位RAM，用于相分离；以及它们各自的地址计数器。设RA[9,8,7,6,5]为用于指定允许数据每次1位的读取和写入的RAM中的1024位的较高有效地址的较高有效5位地址线。设RA[4,3,2,1,0]是用于指定较低有效地址的较低有效5位地址线。由用于寻址的10位组成的地址计数器的输出被分成较高有效5位和较低有效5位，它们分别用CA[9,8,7,6,5]和CA[4,3,2,1,0]表示。为了方便，RA[9,8,7,6,5，]由RA[9:5]表示。较高有效5位输出CA[9:5]和较低有效5位输出CA[4:0]可通过选择器被交替耦合到地址线RA[9:5]和RA[4:0]上。
因此，每当1块数据的写入完成时，地址计数器的较高有效5位输出和较低有效5位输出得到互换且写入的数据被读出。下一个输入的每一个块被写入到刚读出了数据的地址中。因此，位线和字线得到互换。
具体地，相对于第一块，来自地址计数器的较高有效5位输出和较低有效5位输出在未修正的情况下得到互换和写入，如图7所示。在此图中，行(横线)表示从地址计数器输出的较高有效5位输出指定的RAM中的较高有效地址0-31。列(竖线)表示较低有效5位输出指定的较低有效地址0-31。为了方便，较高和较低有效地址用十进制记号表示。在以下的描述中，十进制记号也得到采用。类似的规则适用于较高和较低有效地址指定的存储装置中的地址。对于第一块，写入是沿着行的方向进行的。结果，数据被写入RAM同时互换图6显示的原来数据格式的字线和位线。随后，地址计数器的输出的较高有效5位和较低有效5位被互换并沿着列的方向被读出。更具体地说，对于图7显示的较低有效地址0，数据被读出至较高有效地址0-31。随后，对于较低有效地址1，数据被读出至较高有效地址0-31。以此方式，数据被读出至最后的较低有效地址31。以此方式，字线和位线被重新互换，以在输出数据中重新获得图6中显示的原有数据格式。每次一位数据按照a0(0)、a0(1)、……a0(31)、b0(0)、……b0(31)、c0(0)、……c0(31)、d7(0)、……d7(31)的顺序而得到输出。与读出同时地，在第二块中的数据每次1位地被写入刚读出的地址。当数据在第二块的写入完成时，获得了如图8显示的数据行。因此，地址计数器的输出的较高有效位和较低有效位重新得到互换和读出。同时第三块中的数据被原样地写入刚读出的地址。
具有相a-d的字循环地出现在RAM的输出数据中。需要进行相分离，即字必须按照相a-d的每一个而进行重新排列。因此，由具有交替的相a-d的字的阵列构成的输出以与图6所示的相同的格式被一次存储在第二1024位RAM中。随后，由其他地址计数器从第一字读出每三个字。因此，读出了具有相a的所有的字。然后从第二个字读出每三个字。具有相b的所有的字都被读出，为相c和d也进行类似的读出操作。结果，进行了相分离。因此，数据从第二RAM中每次1位地按照a0(0)、a0(1)、……a0(31)、a1(0)、……a1(31)、……a7(31)、b0(0)……、b7(31)、……d7(31)的顺序被读出。
如上所述，现有技术的去交错器重新排列数据的位线和字线并随后按照相对字进行分离。因此，需要用于保持数据的RAM和它们的地址计数器。因此，需要具有比块单元中的数据量大一倍的存储器容量。进一步地，需要用于该存储器的控制单元。因此，去交错器的尺寸增大且其结构变得复杂。
因此，在本发明中，其中多个相被循环分配给各个字的各个块的字线和位线被互换以对互换数据进行去交错。此时，数据的位线和字线被重新排列且同时以如下方式进行相分离。一个存储装置具有与一个数据块相应的存储区。该存储区具有由较高和较低有效地址寻址的各个存储单元。上述数据的每一个位被存储在存储装置中的各个存储单元中。通过依次指定较高和较低有效地址，数据每次1位地从存储装置中被读出。新输入的数据项被写入刚读出的存储单元。每当1块数据被写入时，分别用于指定较高和较低有效地址的第一和第二计数信号就得到互换。此时，有关第一和第二计数信号的一个计数规则，在相被循环改变的同时得到循环改变。以此方式，字线和位线得到重新排列。产生了一种去交错输出，从而使字根据相而被重新排列。这能够把总的存储容量抑制在块单元中的数据量。因此，设备的尺寸能够得到减小，且结构能够得到简化。因此，能够提供成本低的去交错器。
借助根据本发明的去交错器，1数据字由2n个位(n是一个大于等于2的整数)组成，且1块由2n个字组成。在每一个块中，多个相被循环分配给各个字，以形成一个第一数据行。在各个字中，从最前位至最后位的一行被称为一个位线。在各个块中，从最前字至最后字的一行被称为一个字线。各个块被当作由字线和位线组成的一个矩阵。在各个块中的字线和位线被重新排列成一个第二数据线。这种去交错器对这些第二数据线进行去交错并包括具有用于存储22n位数据的存储单元的存储装置和一个控制装置。每位数据都由给定一个地址的2n位的一个较高有效地址和一个较低有效地址(它们分别由较高有效n位和较低有效n位组成)指定。第二数据线的每一位数据都被存储在各个存储单元中。控制装置，通过指定上述的较高和较低有效地址，每次从存储装置读出1位数据。控制装置把第二数据线中的一个新输入的数据项写入刚读出的存储单元。每当1块的第二数据线被写入时，用于指定较高和较低有效地址的信号都被互换。第一和第二计数信号如上所述地得到互换。计数规则根据相的循环而被循环地改变。第二数据线被写入存储装置并从其读出。以此方式，产生了通过重新排列第一数据线从而使字根据相而排列而获得的第三数据线。
第一数据是通过把各个字在各个块中循环地分成2k(k是大于1且小于n的整数)个相而获得的。上述控制装置包括一个2n位计数器、一个第一选择器装置、以及一个第二选择器装置。第一选择器装置接收计数器的输出的较高有效n位并产生第一计数器信号一其中上述较高有效n位的较高有效k位已经被循环移到较低有效位。第二选择器装置接收计数器的较低有效n位输出并产生上述第二计数信号一其中较低有效n位输出的较高有效k位已经被循环移到较低有效位。第一和第二计数信号中的上述移位较好地是交替进行，以修正计数规则。
例如，上述字较好地是32位数据。各个块由32个字组成。第一数据线是通过在各个块中把各个字循环分成4个相而获得的。上述控制装置包括一个10位计数器、一个第一选择器装置、以及一个第二选择器装置。第一选择器装置接收计数器的较高有效5位输出并产生第一计数器信号一其中接收的较高有效5位中的较高有效2位已经被循环移位较低有效位。第二选择器装置接收计数器的较低有效5位输出并产生第二计数信号一其中输出的较低有效5位的较高有效2位已经被循环移位到较低有效位。第一和第二计数信号中的上述移位是交替进行的，以修正计数规则。
通过以下对本发明的描述，本发明的其他目的和特征将变得明显。
图1是根据本发明的一个实施例的去交错器的视图。
图2是时序图，显示了图1显示的去交错器的操作；图3是显示图1显示的去交错器的操作的表；图4显示了图1显示的去交错器的操作；图5显示了图1显示的去交错器的操作；图6显示了现有技术的技术；图7显示了现有技术的技术；图8显示了现有技术的技术。
现在结合图1描述根据本发明的一个实施例的去交错器；图1是显示这种去交错器的结构的框图。
另外，在此实施例中，32位数据被当作为1个字，且32个字(1024位)被当作1个块，如图6所示。在一块的数据中，各个字被分离成四个相a-d。因此，数据得到多路复用，从而使具有循环地不同的相的字得到排列。一块数据，通过交错位线和字线，而得到交错。如图6所示的各个数据行由[相名]、[字号]、以及[位号]给定。在交错处理之后，数据每次1位地按照a0(0)、b0(0)、c(0)、d0(0)、a1(0)、………d6(31)、a7(31)、b7(31)、c7(31)、d7(31)的顺序得到发送。
参见图1，一个存储装置包括一个RAM01，它具有与1块输入数据即1024位数据相应的存储单元。每次将一位数据写入或读出RAM。RAM01具有10位地址线以指定从地址0至地址1023的存储单元。地址线被分成较高有效5位和较低有效5位，分别表明一个较高有效地址和一个较低有效地址。各个地址由这些较高和较低有效地址的组合来确定。以与上述现有技术的描述相同的方式，从较高有效位至较低有效位的地址线用RA[9:0]来方便地表示。例如，地址线RA[5]表示第六较低有效位的地址线。RAM01具有接收选择器(将在后面描述)的输出的地址线RA[9:0]。到达地址线RA[9:5]的输出指定了较高有效地址。到达地址线RA[4:0]的输出指定了较低有效地址。当线WRN变成高(H)时，从线DIN进入的交错数据被写入由较高和较低有效地址确定的存储单元。当线RDN变成高(H)时，数据从该存储单元被读出到线DOUT上。
10位计数器02、3位计数器03、04、选择器s0-s11、以及触发器05形成了一个控制装置。选择器s5-s9构成了一个第一选择器装置，而选择器s0-s4构成了一个第二选择器装置。
计数器02从0至1023循环地对从一个基准时钟脉冲发生器(未显示)产生的基准时钟脉冲进行计数，并产生表示该计数器的值的10位输出。从最高有效位至最低有效位的10位输出的位，以与上述现有技术的描述中相同的方式，用输出CA[9:0]而方便地表示。例如，输出CA(5)表示第六较低有效位的输出。
触发器05是用于触发的触发器。每当计数器02的输出CA[9]从电平H降至电平L时，触发器05使输出端Q和QN处的输出倒相。
计数器03和04分别接收来自触发器05的输出端Q和QN的输出。各个计数器的总计数在输入信号的每一个前缘得到增值。总计数从0至4循环。各个计数器在图1中被标为“3位计数器”。因此，每一个计数器是一个3位计数器。然而，不会达到全计数值或23(即8)。即总计数不是从0至7循环。相反地，总计数是从0至4(即，0、1、2、3、4、0、1、2等)循环。
计数器02的输出RA[4:0]被送到所有的选择器s0-s4。输出CA[9:5]被送到所有的选择器s5-s9。标在从计数器02延伸的线上的符号0-9分别表示输出CA
至CA[9]。标在选择器s0-s9上的符号0-4分别表示第0至第4个输入端。这些输入端以所示的关系接收输出CA[9:5]或CA[4:0]。例如，对于选择器s0，第0个输入端接收输出CA
。第一输入端接收输出CA[3]。第二输入端接收输出CA[1]。第三输入端接收输出CA[4]。第四输入端接收输出CA[2]。选择器s0-s9根据计数器03的从0至4的总计数，选择分别在第零至第四输入端接收的输出。类似地，当计数器04的值分别变为0、1、2、3和4时，选择器s0-s4产生输出CA
、CA[3]、CA[1]、CA[4]和CA[2]。例如，如果计数器04的总计数依次达到0、1、2、3、和4，选择器s0依次产生输出CA
、CA[3]、CA[1]、CA[4]、和CA[2]。选择器s0-s4的输出分别被分配给选择器s10和s11送到地址线RA[4:0]或地址线RA[9:5]的5位中的第一至第五位。类似地，选择器s0-s9的输出分别被分配给送到地址线RA[4:0]或地址线RA[9:5]的第一至第五位。
选择器s10和s11接收选择器s0-s9的输出，并根据来自触发器05的输出端QN的输出，把来自选择器s0-s4的5位输出或来自选择器s5-s9的5位输出送到地址线RA[9:5]和RA[4:0]。具体地，选择器s10和s11具有接收5位输入的第一和第零输入部分。选择器s10具有接收来自选择器s5-s9的输出的第一输入部分和接收来自选择器s0-s4的输出的第零输入部分。选择器s11的第一输入部分接收来自选择器s0-s4的输出且其第零输入部分接收来自选择器s5-s9的输出。当输出端QN是H时，选择器s10和s11选择第一输入部分接收的输出。当该终端是L时，选择器选择第零输入部分接收的输出。选择器s10按照如下方式把选择器s0-s4的输出或选择器s5-s9的输出分配给地址线RA[5]-RA[9]。例如，选择器s0的输出被送到地址线RA[5]。选择器s1的输出被送到地址线RA[6]。选择器s2的输出被送到地址线RA[7]。选择器s3的输出被送到地址线RA[8]。选择器s4的输出被送到地址线RA[9]。类似地，选择器s11把来自选择器s0-s4或来自选择器s5-s9的输出送到地址线RA
-RA[4]。
以下参见图2的时序图来描述本去交错器的操作。首先描述第一块的数据的写入。在图2中，SEL_H和SEL_L分别表示计数器03和04的总计数。ADDRESS表示在各个时刻指定的存储装置中的地址。
首先，在时刻t0，出现在线CLR上的输出对计数器02-04和触发器05进行复位。计数器02-04的总计数都是零。触发器05的输出端Q和QN分别变为低(LOW)和高(H)。选择器s9-s0分别产生输出CA[9]-CA
。选择器s10使得选择器s9-s5的输出分别被送到地址线RA[9]-RA[5]。选择器s11使得选择器s4-s0的输出分别被送到地址线RA[4]-RA
。结果，第一块的数据被送到地址线RA[9:0]，从而使输出CA[9:0]的位的顺序不变。每当新的数据块进入时，计数器02的输出CA[9:5]与CA[4:0]与地址线RA[9:5]和RA[4:0]的关系，具有如图3显示的形式。
在图3中，最左的列表示输入了什么块。从左数第二列表示各个块中地址线RA[9:5]与输出CA[9:5]或输出CA[4:0]之间的关系。第三列表示各个块中地址线RA[4:0]与输出CA[9:5]或输出CA[4:0]的关系。第四列表示计数器03的总计数。第五列表示计数器04的总计数。
例如，以地址线RA[4:0]作为例子。对于第一块，地址线RA[4,3,2,1,0]和其下的输出CA[4,3,2,1,0]使得输出CA[4]被送到地址线RA[4]，输出CA[3]被送到地址线RA[3]，输出CA[2]被送到地址线RA[2]，输出CA[1]被送到地址线RA[1]，且输出CA
被送到地址线RA
。对于第二块，其下的输出CA[7,6,5,9,8]使得输出CA[7]被送到地址线RA[4]，输出CA[6]被送到地址线RA[3]，输出CA[5]被送到地址线RA[2]，输出CA[9]被送到地址线RA[1]，且输出CA[8]被送到地址线RA
。
参见图2，上述复位启动了从基准时钟脉冲发生器(未显示)产生基准时钟脉冲CK。第一块中的数据项与基准时钟脉冲同步地从第一数据项被依次送到RAM01。即，如果基准时钟脉冲CK在时刻t1变为高(H)，第一数据项a0(0)被送到RAM01。如果线WRN在时刻t2变为高(H)，第一数据项a0(0)被写入通过地址线RA[9:5]和RA[4:0]寻址的存储单元。在此例中，计数器02的值是0，寻址具有地址0的存储单元。第一数据项a0(0)被写入该存储单元。即，输出CA[9:0]或地址线RA[9:0]的状态L表示0，状态H表示1。输出CA[9:0]和地址线RA[9:0]的状态表示二进制记数的10位的位。在此例中，两者都表示0000000000，指定地址0。
如果基准时钟脉冲CK在时刻t3变为低(L)，计数器02的值达到1，使得地址线RA
变为高(H)。因此，下一个数据项在存储器中的写入地址为1。如果基准时钟脉冲在时刻t4变为高(H)，第二数据项b0(0)被送到RAM01。如果线WRN在下一个时序t5变为高(H)，第二数据项b0(0)被写入具有地址1的存储单元。
随后，数据项以类似的方式被写入与计数器02的值相同的存储器地址。计数器02的值达到1023，且第一块中的所有数据项的写入都已经完成。此时，数据项如图4所示地被写入数组中。在此例中，字的位沿着列的方向即沿着较高有效地址的方向排列。相a-c的字沿着行的方向即沿着较低有效地址的方向排列。相同相的字每四个存储单元出现一次。
当计数器02的值达到512时，输出CA[9]是高(H)。在计数器的值刚达到1023之后的时刻t6，计数器02的值在基准时钟脉冲CK的后缘重新被复置到0。这使得输出CA[9]变成低(L)。输出CA[9]的后缘使触发器05的终端Q和QN分别变为高(H)和低(L)。计数器03对终端Q的输出的前缘进行计数并取一个总计数1。这使得选择器s5-s9传送第一输入端而不是第零输入端接收的输入。即。选择器s5-s9产生输出CA[8]、CA[9]、CA[5]、CA[6]和CA[7]。触发器05的终端Q和QN被倒相，从而使选择器s10和s11的第零输入部分而不是第一输入部分接收它们的输出。选择器s10把选择器s4-s0的输出送到地址线RA[9:5]。选择器s11把选择器s9-s5的输出送到地址线RA[4:0]。如图3中的“块数为2”给出的行中所示的，计数器02的输出中指定RAM01中的较高有效地址和较低有效地址的较高有效5位和较低有效5位被互换了。进一步地，对于现在指定较低有效地址的输出的较高有效5位，以前是较高有效2位的输出CA[9]和CA[8]被循环移到较低有效位。因此，形成较低有效地址的位在较低有效地址内被循环移位了2位。
当终端RDN在时刻t7变为高(H)时，存储在RAM01中地址0的存储单元中的第一块的第一数据项a0(0)被读出并从终端DOUT发送。在紧接着的时刻t8，终端WRD变为高。从终端DIN输入的第二块中的第一数据项a0(0)被写入刚读出的地址0。当基准时钟脉冲CK随后上升时，计数器02具有值1。地址线RA[5]变高。地址线RA[9:0]表示0000100000。下一个数据项写入其中的存储单元是32。在终端WRD的输出的前缘，第一块中的数据项a0(1)被读出。在终端RDN的输出的前缘，在第二块中的数据项b0(0)被写入。当下一个基准时钟CK上升时，计数器02具有值2。地址线RA[9:5]的指定较高有效地址的地址线[6]变成高(H)。地址线RA[9:0]表示0001000000。下一个数据项写入其中的存储单元是64。在终端WRD的输出的前缘，第一块中的数据项a0(2)被读出。在终端RDN的输出的前缘，第二块中的数据项c0(0)被写入。随后，数据项沿着列的方向从较低有效地址0以类似方式被相继地读出。新输入的数据项被写入刚读出的地址。
如果较低有效地址被设定为0，且如果写入是进行至较高有效地址31，计数器02的值变为32。计数器02的输出CA[5]变高。这使得地址线RA[2]经过选择器s7和s11而变高。地址线RA[9:0]取状态0000000100。在较低有效地址0之后指定了一个较低有效地址4。对于较低有效地址4，数据项沿着行的方向被相继读出和写入至较高有效地址31。随后，计数器02的值取值64。计数器02的输出CA[6]变高。这使得地址线RA[3]经过选择器s8和s11而变高。地址线RA[9:0]取状态0000001000。在较低有效地址0之后一个较低有效地址8得到指定。对于较低有效地址8，数据项沿着列的方向被相继读出和写入，直到较高有效地址31。计数器02的值变为96。计数器02的输出CA[5]和CA[6]变高。这使得地址线RA[3]和RA[4]分别经过选择器s7和s8并经过选择器s11而变高。地址线RA[9:0]取状态0000001100。在较低有效地址0之后一个较低有效地址12得到指定。随后，数据项以类似方式被读出，直到较低有效地址28。字线和位线的排列返回到原来的形式，诸如a0(0)、a0(1)、……a0(31)、a1(0)、……a1(31)、……a7(31)，并进行相分离。在此条件下，从RAM01产生出数据项。
随后，以类似方式读出其他相的数据项。具体地，计数器02的值变成256。计数器02的输出CA[8]变为高(H)，这使得地址线RA
经过选择器s5和s11而变高。地址线RA[9:0]取状态0000000001。这指定了较低有效地址1。随后，每四个较低有效地址得到指定，且数据项沿着行的方向被读出。以此方式，相b的数据项作为b0(0)、b0(1)、……b0(31)、b1(0)、……、b1(31)、……b7(31)输出。
随后，计数器02的值变为512。计数器02的输出CA[9]变高。这使得地址线RA[1]经过选择器s6和s11而变高。地址线RA[9:0]取状态0000000010，指定了一个较低有效地址2。随后，每四较低有效地址得到指定。数据项沿着列的方向被读出。因此，相c的数据项作为c0(0)、c0(1)、……c0(31)、c1(0)、……c1(31)、……、c7(31)输出。随后，计数器02的值变成768。计数器02的输出CA[8]和CA[9]变高。这使得地址线RA
和RA[1]分别经过选择器s5和s6以及经过选择器s11而变高。地址线RA[9:0]取状态0000000011，从而指定一个较低有效地址3。随后，每四个较低有效地址得到指定。数据项沿着列的方向被读出。以此方式，有关相d的数据项作为d0(0)、d0(1)、……d0(31)、d1(0)、……d1(31)、……、d7(31)输出。因此，完成了第一块中的数据项的去交错处理。
在刚好完成第一块中的数据项的交错的时刻t9，如果完成第二块中的数据项的写入，数据项以如图5所示的格式被存储在RAM01中。即，当较低有效地址由在读出第一块中的数据项时计数器02的输出的移位(或重新排列的)较高有效5位指定时，字的位沿着通过指定顺序所确定的顺序，沿着行的方向而得到排列。沿着列的方向，计数器02的输出的较低有效5位未被移位。因此，进入的数据项在不改变顺序的情况下得到排列。相a-d的字被按照顺序排列，相同相的字位于每隔三个的存储单元。
随后基准时钟脉冲CK在时刻t10下降，使计数器02的值被复置至0。这使得输出CA[9]变为低(L)。响应于此，触发器05的终端Q和QN分别变低和变高。
计数器04对终端QN的输出的前缘进行计数，并呈现总计数1。响应于此，选择器s0-s4发送在第一输入端而不是第零输入端接收到的输入。即，选择器s0-s4产生输出CA[3]、CA[4]、CA
、CA[1]、CA[2]。由于触发器05的终端Q和QN的输出被倒相，选择器s10和s11的第一输入部分而不是第零输入部分接收输出。因此，选择器s10把选择器s9-s5的输出送到地址线RA[9:5]。选择器s11把选择器s4-s0的输出送到地址线RA[4:0]。如图3中的“块数为3”所表示的，RAM01中分别指定较高和较低有效地址的、计数器02输出的较低有效5位和较高有效5位得到互换。另外，对于现在指定较低有效地址的输出的较低有效5位，原来是较高有效2位的输出CA[4]和CA[3]被循环移到较低有效位。作为这种移位的结果，每一个四个较低有效地址被计数器02输出的较低有效5位所指定，从而使初始值从0循环到3。即，当第二块中的数据被写入时，每四个较低有效地址被循环指定，从而使初始值借助计数器02的输出的移位的较高有效5位而从0至3循环。因此，字的位以这种顺序得到排列。此时，各位借助输出的类似地移位的较低有效5位而以相同的顺序被读出。对于较高有效地址，字通过由计数器02输出的未移位的较低有效5位所指定，而得到排列。字以同在前面的读出操作中较低有效地址被指定时相同的顺序进行排列。对于当前被用于指定较高有效地址的计数器02输出的较高有效5位，位未被重新排列。前面的读出操作中所用的顺序不变。因此，通过响应于上述基准时钟脉冲CK而重复读出和写入操作，数据项能够以同从第一块读出时相同的顺序而从第二块读出。
当第二块中的数据被读出时，数据被写入第三块。在当前的数据写入期间，计数器02的输出的较低有效5位的移位相应移位了相同相的字的数组。在此例中，相同相的字每16个较低有效地址就出现。因此，当第三块中的数据被读出时，指定由指示为“块号为4”的行所表示的较低有效地址的计数器02输出的较高有效5位的较高有效2位，以与上述移位处理中相同的方式，向着较低有效位而移位。因此，同相的字可被相继地读出。对于较高有效地址，字的位按照计数器02的输出的较高有效5位-它们在前面的操作中未被移位-而得到排列，因而在此时不需要移位计数器02的输出的较低有效5位以指定较高有效地址。
随后，每当完成各个块中所有数据的写入时，计数器02的输出的较高有效5位和较低有效5位都被互换，以指定较高和较低有效地址，如图3所示。用于把输出从较高有效地址切换到较低有效地址的部分，将较高有效2位移位到较低有效位。在块中的数据项如a0(0)、a0(1)、……a0(31)、a1(1)……a1(31)、……a7(31)、b0(0)、……b7(31)、……d7(31)得到去交错。在该输出信号中，字线和位线被重新排列。另外，进行了相分离。当这些数据项在完成至第十块的数据写入之后被读出时，指定较高和较低有效地址的计数器02的输出取原来的状态，如在图3中用“块号为11”给定的行所示。即，原来的状态每10个块就出现。
如上所述，在本实施例中，字线和位线的重新排列能够与相分离同时进行。因此，总的存储容量能够被抑制到以块为单位表示的数据量。因此，设备的尺寸能够得到减小且结构能够得到简化。因此，能够提供成本低的去交错器。
在上述实施例中，1块的交错数据由32位、32字、和4相组成。本发明不限于这种配置。例如，在有8相的情况下，选择器s0-s9的第零至第四输入端可以按照这样的方式设置，即使计数器02的输出的较高有效5位或较低有效5位的较高有效3位向着较低有效位循环移位。当1块由64字和4相组成且各个字包括64位时，采用4096位RAM。每当1块数据被写入时，较高有效6位和较低有效6位被计数器的12位输出的较高有效6位和较低有效6位所交替指定。对于计数器的输出，较高有效2位向着较低有效位循环交替移位。以此方式，这种1块数据能够以与上述实施例中相同的方式去交错。具体地，对于1块的结构，2n(n是大于等于2的一个整数)个位的数据被取作1字，且2n个字被取作1块。在各个块中，字被循环分离成2k个相(k是大于等于1且小于n的一个整数)。只需要作为存储装置的RAM具有与22n位相应的存储单元。计数器只需要产生2n位的输出。RAM中的n位的较高和较低有效地址由计数器的输出的较高有效n位和较低有效n位交替指定。当指定的较高和较低有效地址被切换时，较高有效k位向着较低有效位交替移位。
根据本发明，字线和位线的重新排列和相分离能够同时进行。整个存储容量可被减小到以块为单位的数据量。设备的尺寸能够减小。进一步地，结构能够得到简化。因此，能够提供成本效率高的去交错器。
权利要求
1．一种去交错器，用于取2n个位数据-n是大于等于2的整数一作为1字，取2n个字作为1块，把各个块中的每一个字循环地分成多个相以形成第一数据行，把各个字中从其最前的位至其最后的位的一行位作为一个位行，把各个块当作为由字线×位线构成的矩阵，重新排列所述第一数据行的各个块中的字线和位线以形成将要被去交错的第二数据行，所述去交错器包括一个存储装置，它具有与22n位相应的存储单元一每一个位都由分别由较高有效n位和较低有效n位形成的一个较高有效地址和一个较低有效地址标明，各个存储单元存储所述第二数据行的一位；以及一个控制装置，用于通过把所述较高和较低有效地址设定到相继的值而每次1位地从所述存储装置读取数据，把新到达的所述第二数据行写入到刚读出的一个存储单元，每当1块第二数据行被写入时互换用于设定所述较高和较低有效地址的信号，把互换的所述信号当作为第一和第二计数信号，并当所述信号被互换时按照所述相的循环交替地使所述第一和第二计数信号改变计数规则；且其中所述第二数据行被写入所述存储装置并从所述存储装置读出以产生与通过重新排列所述第一数据行从而使字按照相而排列而获得的数据行等价的第三数据行。
2．根据权利要求1的去交错器，其中所述第一数据行是通过在各个块中把各个字循环分离成2k个相-k是大于1且小于n的整数-而获得的，且其中所述控制装置包括一个2n-位计数器；一个第一选择器装置，用于接收从所述计数器输出的较高有效n位并通过把所述较高有效n位的输出的较高有效k位循环移位至较低有效位中而产生所述第一计数器信号；以及，一个第二选择器装置，用于接收从所述计数器输出的较低有效n位，并通过把所述较低有效n位的较高有效k位循环移位到较低有效位中而产生所述第二计数信号，所述控制装置用于如上所述地交替移位所述第一和第二计数信号以修正所述计数规则。
3．根据权利要求1的去交错器，其中(A)所述字由32位数据组成；(B)所述块包括32字；(C)所述第一数据行是通过把各个块中的各个字循环分离成四个相而获得的；(D)所述控制装置包括一个10位计数器；第一选择器装置，用于接收从所述计数器输出的较高有效5位并通过把所述较高有效5位的输出的较高有效2位循环移位至较低有效位中而产生所述第一计数器信号；以及，第二选择器装置，用于接收从所述计数器输出的较低有效5位并通过循环移位所述较低有效5位的较高有效2位而产生所述第二计数信号，且(E)所述控制装置如上所述地交替移位所述第一和第二计数信号以修正所述计数规则。
全文摘要
一种去交错器。RAM中的5位较高有效地址和5位较低有效地址分别由计数器输出的较高有效5位和较低有效5位所指定。每当1块数据被写入时,较高有效5位和较低有效5位被互换以产生第一和第二计数信号。数据每次1位地被从指定的地址读出。在下一个块中的数据每次1位地被写入刚读出的地址。当较高和较低有效5位以如上方式得到互换时,较高有效5位的较高有效2位和较低有效5位的较高有效2位向着较低有效位交替移位,从而重新排列位。
文档编号H03K9/00GK1233113SQ9910524
公开日1999年10月27日 申请日期1999年4月22日 优先权日1998年4月22日
发明者河西宏之 申请人:日本精密电路株式会社