专利名称：模数转换器的制作方法
技术领域：
本发明涉及模数转换器。
本发明的发明人在日本专利申请Hei09-083364中曾提出一种用于数字移动通讯手持终端中的低功耗电压驱动模数(A/D)转换器。这种A/D转换器包含多个由互补金属氧化物半导体(CMOS)反相器组成的多个比较器，以及多个由电容耦合连接到比较器输入端的阈值设置电路。模拟输入电压输入到阈值设置电路，比较器的输出端被预定的权重加权并输入到低位的阈值设置电路。实现了高精度和低功耗。
然而，常规A/D转换器用CMOS的逻辑阈值来定义比较器的阈值，因此，当输入电压接近等于该阈值时，A/D转换器的输出是不稳定的。由于制造条件的偏差使该阈值存在偏离(deviation)。
除了上述A/D转换器外，熟知的还有顺序A/D转换器，其中包括将输入电压与阈值电压比较的比较器。然后产生一位数字化数据，该位被转换成模拟数据反馈回比较器。重复执行这个过程以产生数字化数据的所有位，因此需要很长时间。
本发明的目的是提供一种高速、避免产生与制造条件有关的偏离的稳定的A/D转换器。
根据本发明的一种A/D转换器包括一个接收一个输入电压和一个参考电压的差分输入部分以及具有第一和第二输出端，连到所述第一和第二输出端的正反馈端，一个其输入连到第一输出端的CMOSFET缓冲，一个其输入连到第二输出端的第二缓冲，和一个包括连在第一和第二输出端之间用于响应一个比较时钟信号而连通或断开第一和第二输出端的开关部分的比较电路。比较电路的输出连到第一和第二缓冲。当响应比较时钟信号开关部分从连接状态变到断开状态时，对输入电压和参考电压进行比较。
图1中的电路图表示根据本发明的一种A/D转换器的第一实施方式中使用的比较电路；图2中的电路图表示另一种比较电路；图3中的方块图表示根据本发明的A/D转换器的第一实施方式；图4是提供给图3的比较电路的时钟的时序图；图5中的方块图表示根据本发明的A/D转换器的第二实施方式；图6中的表表示图2中比较电路的输入和输出之间的关系；图7中的方块图表示根据本发明的A/D转换器的第三实施方式；图8中的表表示图7中的的比较电路的实际阈值；图9表示图7中的A/D转换器的详细电路图。
图10是图9中A/D转换器的时序图；图11的方框图表示具有用于设置A/D转换器时序的外围电路的A/D转换器；图12的方块图表示根据本发明的A/D转换器的第四实施方式的输入部分；图13的方块图表示根据本发明的A/D转换器的第四实施方式的输出部分；图14表示图12和图13中的A/D转换器的时序图；图15的电路图表示A/D转换器的第四实施方式中MSB的阈值电路；图16的电路图表示A/D转换器的第四实施方式中从MSB起二位的比值电路；图17的电路图表示A/D转换器的第四实施方式中从MSB起三位的阈值电路；图18的电路图表示A/D转换器的第四实施方式中从MSB起四位的阈值电路；图19的电路图表示A/D转换器的第四实施方式中从MSB起五位的阈值电路；p3图20的电路图表示A/D转换器的第四实施方式中LSB的阈值电路；
这里参考附图描述根据本发明的A/D转换器的优选实施方式。
图1的电路图表示根据本发明的A/D转换器优选实施方式中所用的比较电路。在图1中1，3，4，5，9是PMOSFETs，2，6，7，8，10是NMOSFETs。
该比较电路是差分输入型，具有正反馈部分。参考电压Vre纵外部输入到同相输入端IN+或反相输入端IN-。该比较电路在水平方向上对称。
在中心部分，电源电压Vdd通过PMOSFET3输入到PMOSFETs4和5的源端。PMOSFETs4和5的漏端连接到NMOSFETs7和8的漏。NMOSFETs7和8的源端都连接到地。NMOSFET7的栅连接到NMOSFET8的漏，NMOSFET8的栅连接到NMOSFET7的漏，形成交叉连接。NMOSFET6连接在PMOSFETs4和5的漏之间。比较时钟输入到NMOSFET6的栅。PMOSFET4的漏连接到左边由PMOSFET1和NMOSFET2组成的CMOS反相器的栅。PMOSFET5的漏连接到右边由PMOSFET9和NMOSFET10组成的CMOS反相器的栅。电源电压和地电压“0”连接到这些CMOSs管。
PMOSFET3是恒流控制电路，偏压加到它的栅上。通过调节偏压改变其电流。电流增加时PMOSFET3的工作速度提高。根据用法调节电流消耗及工作速度。PMOSFET4的栅作为IN-端接收输入电压，同时PMOSFET5的栅作为IN+端接收外部参考电压发生器来的参考电压Vref.。参考电压Vref一般等于Vdd/2。NMOSFETs7和8是正反馈电路。由比较时钟CLK控制NMOSFET6处于等待状态或比较状态。也可以用PMOSFET取代NMOSFET6。
由PMOSFET9和NMOSFET10组成的CMOS反相器是用于波形整形的缓冲级，具有输出端OUTPUT。由PMOSFET1和NMOSFET2组成的CMOS反相器没有输出端，用于使比较电路保持水平对称。
该比较电路是反相输出型，用于在OUTPUT端输出IN-的反相信号。也可以采用同相输出型，在同相输出型中CMOS反相器由PMOSFET1和NMOSFET2组成，或电压Vin和Vref分别输入到IN+和IN-。
下面描述比较电路的功能。当加到NMOSFET6的栅的时钟为高电平时，其源和漏端短路，比较电路变为等待模式。如果比较电路是完全对称的，CMOS反相器的输出变为中间电平，有电流持续流过，这使得电流消耗增加。为了解决这个问题，把电路元件设计成稍稍打破对称。例如把PMOSFET5设计成输出低电平信号，而OUTPUT端输出高电平信号。
当输入到NMOSFET6栅极的时钟信号变为低电平时，NMOSFET6开路，开始比较PMOSFET4栅上的输入电压Vin和PMOSFET5栅上的参考电压Vref。
PMOSFETs4和5的输出变为浮动。当Vin稍稍高于Vref时，由于在Vin和Vref之间的电位差及NMOSFET7和8之间的正反馈，PMOSFET5的输出很快变为高电平。然后，OUTPUT变为低电平。当Vin稍稍低于Vref时，比较电路变为等待模式，OUTPUT保持低电平。左侧的PMOSFET1和NMOSFET2与右侧的PMOSFET9和NMOSFET10对称，因此该比较电路的灵敏度很高。
比较前必须使比较电路进入等待模式，然而让比较电路具有高灵敏度和高比较速度是有利的。由于响应微小的输入变化时输出是逐渐变化的，因此即使当输入信号在阈值附近时输出信号也是稳定的。由于是根据两个输入端的电平差决定电平，因此制造偏差不会产生影响。对称电路输出的精度好，这样通过在集成电路里适当的版图布局可以很容易得到高精度的比较电路。
图2的电路图表示另一个比较电路。在图2中，和图1中相同的元件用相同的标号表示。和图1不同的是增加了NMOSFETs11和12。
如上所述如果比较电路是完全对称的，在等待模式时，CMOS反相器的输出变为中间电平，其中有电流持续流过，功耗增加。
在图2中NMOSFET11和12分别对称连接在NMOSFET7和8的漏端与地之间。时钟CLK输入到NMOSFETs11和12的栅。在等待模式中时钟CLK保持高电平，NMOSFETs11和12的漏端被迫成为低电平。两侧的CMOS反相器为高电平，因此功耗很小。NMOSFET11和12以及NMOSFET6都可以用PMOSFETs取代。在这种情况下时钟CLK反相。在本实施方式中，功耗低是由于电路结构本身，而与电路设计无关，因此电路设计相当灵活。
图3表示根据本发明的A/D转换器的第一实施方式的方块图。在图3中21～24是阈值设置电路，25～28是比较电路。该A/D转换器把输入电压Vin转换成(m+1)位数值。由于在一次模数转换完成之前(对于一个采样输入电压)输入电压Vin必须保持恒定，因此输入电压Vin被采样及保持，或基本保持不变。
图4表示对图3中的比较电路25至28提供的时钟的时序图。在图4中，m＝3，m+1＝4，输入电压Vin从地电位“0”起线性逐渐增加。
在图3中，阈值设置电路21至24安排在比较电路25至28之前、相应于从模数转化后第(m+1)位至第一位排列。模拟输入电压Vin并行输入到阈值设置电路21至24。比较电路25～27的输出输入到低位的阈值设置电路22至24，根据相应于位的权重重差的权重加权。比较电路25至28是同相型，接收阈值设置电路21至24的输出。
在图4中比较电路25至28在周期为Δ、逐次延迟时间为τ的时钟CLKm至CLK0(占空比为50％)的前沿进行比较，相应于模拟输入电压Vin，逐次输出数字化输出dm～d0。比较完成时，比较结果保持，在时钟CLKm至CLK0的下一个上升沿再一次开始等待模式。重复这个过程。在这种实施方式的等待模式中，不管输入电压如何，比较电路25～28的输出dm至d0保持恒定的高电平。阈值设置电路不为输入电压设置阈值。
下面根据图3描述如何保持比较结果。参考图1中所述，比较电路25至28的阈值固定为Vref。当Vin超过由MSB的权重2m定义的实际阈值时，阈值设置电路21输出移动(shift)了预定的偏移量(offset)的输入电压Vin，因此比较电路变为高电平。同样，当Vin超过由相应位的权重定义的基本阈值时，阈值设置电路22～24输出移动了预定的偏移量的输入电压，因此比较电路26～28变为高电平。
实际阈值相应于利用了阈值设置电路22至24的位及更高位的输入电压的近似值。阈值设置电路21～24可以利用串联电阻使输入电压Vin的电平移动。上述使用电容的电路功耗小得多，然而由于电容器的内部电阻，因此需要建立时间。
阈值设置电路21～24的电路结构不同，这样不同位的建立时间也不同。建立时间还取决于输入电压Vin。
由于比较电路25～28在等待模式下的时序是逐次移动τ，因此在比较完成后，在CLK0的前沿和CLKm的后沿之间的期间输出dm～d0是有效的。
比较电路25～28的比较输出直接输入到阈值设置电路22～24，然而，也可以用触发器来保持比较电路25～28的输出，再把锁存的数据输出到阈值设置电路22～24。
在上述实施方式中，参考电压是恒定的，模拟输入电压移动，用以改变实际阈值，也可以改变每一个比较电路的参考电压。每一个比较电路接收模拟输入电压和相应的参考电压。
图5的方块图表示根据本发明的A/D转换器的第二实施方式。在图5中，31～33，41，50及60是多路器，34～36，42～45，51～55以及61～66是输入电容，37，46，56以及67是开关，38，47，57及68是阈值设置电路，39，48，58及69是比较电路，40，49及59是反相器。
该A/D转换器是电压驱动型，与日本专利申请Hei09-083364相同，另外还包括从外部设置A/D转换器的上限和下限的装置，在上限和下限之间的输入电压被转换成数字化数据，得到高分辨率(resolution)。
在本实施方式中，比较电路39，48，58及69是基于图1和图2中比较电路的同相比较电路。其转换功能类似于图3和图4中的第一实施方式。在逐次移动τ的比较时钟CLK3至CLK0的前沿进行比较，逐次输出数字化输出d3至d0。比较完成后，比较结果保持。在CLK3至CLK0的下一个前沿开始等待模式，d3至d0全都变成“1”。在下面的描述中，为了便于理解，省略了等待模式。
通常在电源Vdd和地电平“0”之间的电压被转换成数字化数据。输入电压的上限和下限不可从外部调节。由于输入电压的变化范围比Vdd和“0”之间的电压差窄，因此转换分辨率很低。
外部输入端AIN用于输入Vin，LEVEL1用于输入第一电平电压LV1，LEVEL2用于输入第二电平电压LV2，VREF用于输入比较电路39，48，58和69的参考电压Vref。Vref为Vdd/2。
第一电平电压LV1相应于模拟输入电压Vin的下限，第二电平电压LV2相应于模拟输入电压Vin的上限，二者分别输入到LEVEL1和LEVEL2。和以上类似，当Vin的范围为“0”至Vdd时，LV1＝Vdd，LV2＝0。
不参考地电压而是改变为参考Vref＝Vdd/2来推导表达式时，模拟输入电压为(Vin-Vdd/2)，下限为(Vdd/2-LV1)，其反相为(LV1-Vdd/2)，上限为(Vdd/2-LV2)，其反相为(LV2-Vdd/2)，分别从LEVEL1和LEVEL2端反相输入。
也可以用正和负两个电源驱动的Vref零偏置的比较电路39、48、58和69。模拟输入电压Vin的下限(-LV1)反相后的第一电平电压(LV1)从LEVEL1端输入。模拟输入电压Vin上限(-LV2)反相后的第二电平电压(LV2)从LEVEL2端输入。
多路器31至33由刷新信号REFRESH来控制，这样当刷新时输出Vref，正常工作时输出Vin、LV1和LV2到阈值电路38、47、57和68中电容C34～C36、C42～C45、C51～C55及C61～C66的输入端。阈值电路38、47、57和68与图3中的阈值电路21～24相同。比较电路39、48、58和69相应于用图1和图2中的比较电路作为同相型比较电路的图3中的比较电路25～28。比较电路39、48、58和69的数字化电路d3～d0相应于图4中的dm～d0。
开关37、46、56及67的一端分别与阈值设置电路38、47、57及68输出一侧相连。另外一端连接到VREF。当刷新信号REFRESH为高电平时，开关37、46、56及67关闭。
MSB(第三位)以外的其他阈值设置电路47、57及68通过反相器40、49、59接收高位比较电路39、48、58的输出作为对于多路器41、50及60的控制信号。高位比较的输出不直接输入到阈值设置电路47、57及68，而是通过多路器41、50及60，以把固定电平电压LV1及LV2提供给阈值设置电路57及68。
在正常工作模式，当刷新信号REFRESH为低电平时，多路器MUX41响应MSB反相器40的输出Vb3’，输出LV1或LV2到低位的阈值设置电路57和68。当Vb3为“0”(低电平)及反相器40的输出Vb3’为Vdd(高电平)时，多路器41输出LV1到输入电容C45、C55及C66。而当Vb3为Vdd(高电平)及反相器40的输出Vb3’为“0”(低电平)时，多路器41输出LV2到输入电容C45、C55及C66。
同样，多路器MUX50响应第二位比较电路48的输出，通过反相器49输出LV1或LV2到低位阈值设置电路57和68。多路器MUX60响应第一位比较电路58的输出通过反相器59输出LV1或LV2到低位的阈值设置电路68。反相器40、49和59作为缓冲器。通过多路器41、50和60的输入和输出之间的反相关系可以省略这些缓冲器。
下面描述上述A/D转换器的功能。
输入电容C34～36、C42～C45、C51～C55、C61～C66电容之间的关系如下C34∶C35∶C36＝16∶8∶8C42∶C43∶C44∶C45＝16∶4∶4∶8C51∶C52∶C53∶C54∶C55＝16∶2∶2∶4∶8C61∶C62∶C63∶C64∶C65∶C66＝16∶1∶1∶2∶4∶8在第三位阈值设置电路38中，分别相应于LV1及LV2的电容C35及C36的电容为8(＝23)，相应于Vin的电容C36的电容为16(＝24)。
在第二位阈值设置电路47中，分别相应于LV1和LV2的电容C43及C44的电容为4(＝22)，相应于高一位比较电路39的输出的电容C45的电容为8(＝23)，相应于Vin的电容C42为16(＝24)。
在第一位阈值设置电路57中，分别相应与LV1和LV2的电容C52和C53的电容为2(＝21)，相应于高一位比较电路48的输出的电容C54的电容为4(＝22)，相应于高两位比较电路39的输出的电容C55的电容为8(＝23)，相应于Vin的电容C51的电容为16(＝24)。
在第0位阈值设置电路68中，分别相应于LV1和LV2的电容C62和C63的电容为1(＝20)，相应于高一位比较电路58的输出的电容C64的电容为2(＝21)，相应于高两位比较电路48的输出的电容C65的电容为4(＝22)，相应于高三位比较电路39的输出的电容C66的电容为8(＝23)，及相应于Vin的电容C61的电容为16(＝24)。
这样，阈值设置电路38、47、57及68是由电容耦合组成的加权电路，用2的幂作为权重为LV1及LV2加权并求和，用于移动Vin的电平，并把它们输出到比较电路39、48、58及69。
下面以MSB(第三位)阈值设置电路38为例说明电容的确定。在初始条件下，三个输入电容C34～C36被“0”电荷充电。如果Vin、LV1及LV2输入到这些电容，总电荷为零，得到下面的公式(1)。式中，V3为阈值设置电路38的输出。
C34(Vin-V3)+C35(LV1-V3)+C36(LV2-V3)＝0 (1)输出V3表示为下列公式(2)V3=C34*Vin+C35*LV1+C36*LV2C34+C35+C36-----(2)]]>输出电压V3相应于Vin、LV1及LV2的加权关系为对于Vin、LV1及LV2的权重为C34～C36。在阈值设置电路38中，输入电容C34～C36的电容之比为C34∶C35∶C36＝16∶8∶8。因此电容耦合的输出为公式(3)V3=Vin2+LV1+LV24-----(3)]]>由于比较电路39的阈电压为Vdd/2，因此比较电路39输出反相的条件由公式(4)表示Vin2+LV1+LV24=Vdd2-----(4)]]>这里在公式(4)中输入电压Vin被称为“A7”，由此得到公式(5)Vin=Vdd-LV1+LV22(≡A7)-----(5)]]>
因此，当(Vdd-LV1)≤Vin≤A7时，比较电路39的输出Vb3为低电平，反相器40的输出Vb3’为高电平，多路器41输出LV1。当A7≤Vin≤(Vdd-LV2)时，比较电路39的输出Vb3为高电平，反相器40的输出Vb3’为低电平，多路器41输出LV2。在下面的描述中，为了便于理解，假设比较电路39的输出在输入电压为A7的条件下被反相为高电平。
在第二位阈值电路47中，电容C42～C45的电容比值为C42∶C43∶C44∶C45＝16∶4∶4∶8。电容耦合的输出电压V2的值为公式(6)所示V2=Vin2+Vd34+LV1+LV28-----(6)]]>这里，Vd3为多路器41的输出。当第三位比较器的输出Vb3为低电平时，反相器40的输出Vb3’为高电平，这样Vd3＝LV1。当输入电压Vin如下时，第二位比较电路48的输出反相。
当(Vdd-LV1)≤Vin≤A7时，多路器41输出LV1到电容C45。然后，从公式(6)得到公式(7)Vin2+LV14+LV1+LV28=Vdd2-----(7)]]>因此，当Vin的电压如公式(8)所示时，第二位比较电路48的输出反相Vin=Vdd-(LV12+LV1+LV24)(=A3)-----(8)]]>当A7≤Vin≤(Vdd-LV2)时，多路器41输出LV2。这样，从公式(6)得到公式(9)Vin2+LV24+LV1+LV28=Vdd2----(9)]]>因此，当Vin的电压如公式(10)所示时，比较电路48的输出反相。该电压称为“A11”。Vin=Vdd-(LV22+LV1+LV24)(=A11)-----(10)]]>当(Vdd-LV1)≤Vin≤A3及A7≤Vin≤A11时，相应于第二位的比较电路48的输出Vb2为低电平。此时，反相器49的输出Vb2’为高电平，多路器MUX50输出LV1。而当A3≤Vin≤A7及A11≤Vin≤(Vdd-LV2)时，比较电路48的输出Vb2为高电平。此时，反相器49输出Vb2’为低电平，多路器MUX50输出LV2。
在第一位阈值设置电路57中，电容C51～C55的电容为C51∶C52∶C53∶C54∶C55＝16∶2∶2∶4∶8。公式(11)给出电容耦合的输出电压V1V1=Vin2+Vd34+Vd28+LV1+LV216-----(11)]]>这里，Vd2是多路器50的输出。当第二位比较电路48的输出Vb2为低电平时，响应于反相器49的输出Vb2’，Vd2＝LV1。当第二位比较电路48的输出Vb2为高电平时，Vd2＝LV2。
因此在如下条件下第一位比较电路58的输出反相。当Vin＜A3时，比较电路39的输出Vb3为低电平，比较电路48的输出Vb2为低电平，这样，多路器41及50输出LV1，即Vd3＝Vd2＝LV1。从公式(11)得到下列公式(12)Vin2+LV14+LV18+LV1+LV216=Vdd2-----(12)]]>因此，当Vin的电压如公式(13)所示时，比较电路58的输出反相。该电压被称为“A1”Vin=Vdd-(LV12+LV14+LV1+LV24)(=A1)-----(13)]]>当A3≤Vin≤A7时比较电路39的输出Vb3为低电平。此时比较电路48的输出Vb2为高电平。多路器MUX41的输出为Vd3＝LV1，从公式(11)得到公式(14)Vin2+LV14+LV28+LV1+LV216=Vdd2-----(14)]]>因而，当Vin的电压如公式(15)所示时，比较电路58的输出反相。该电压被称为“A5”Vin=Vdd-(LV12+LV24+LV1+LV28)(=A5)-----(15)]]>当A7≤Vin≤A11时比较电路39的输出Vb3为低电平，比较电路48的输出Vb2为高电平。多路器MUX41的输出Vd3＝LV2，多路器MUX50的输出为Vd2＝LV1。因此，当Vin的电压如公式(16)所示时，比较电路58的输出反相。该电压被称为“A9”Vin=Vdd-(LV22+LV14+LV1+LV28)(=A9)-----(16)]]>当A11≤Vin时，比较电路39的输出Vb3为高电平。此时，比较电路48的输出Vb2为高电平。Vd3＝Vd2＝LV2。用以上公式取代公式(11)，可以得到使比较电路58输出反相的输入电压，如公式(17)所示。该电压被称为“A13”Vin=Vdd-(LV22+LV24+LV1+LV28)(=A13)-----(17)]]>同样，可以得到使比较电路69的输出反相的输入电压，如公式(18)所示V0=Vin2+Vd34+Vd28+Vd116+LV1+LV232-----(18)]]>使比较电路69的输出反相的输入电压A0、A2、A4、A6、A8、A10、A12、A14如公式(19)～(26)所示A0=Vdd-(LV12+LV14+LV18+LV1+LV216)-----(19)]]>A2=Vdd-(LV12+LV14+LV28+LV1+LV216)-----(20)]]>A4=Vdd-(LV12+LV24+LV18+LV1+LV216)-----(21)]]>A6=Vdd-(LV12+LV24+LV28+LV1+LV216)-----(22)]]>A8=Vdd-(LV22+LV14+LV18+LV1+LV216)-----(23)]]>A10=Vdd-(LV22+LV14+LV28+LV1+LV216)-----(24)]]>A12=Vdd-(LV22+LV24+LV18+LV1+LV216)-----(25)]]>A14=Vdd-(LV22+LV24+LV28+LV1+LV216)-----(26)]]>图6的表表示图2中的比较电路的输入和输出之间的关系。作为实际阈值的输入电压A0～A14如公式(27)所示A0···A14=Vdd-23Vd3+22Vd2+21Vd1+20Vd0+LV124---(27)]]>如图6所示，本实施方式的A/D转换器把在下限(Vdd-LV1)与上限(Vdd-LV2)之间的整个范围转换成数字化数据。
在以上描述中，参考电压Vre被设定为Vdd/2，然而也可以设定为不高于Vdd的其他电压。不管Vref是多少，下限和上限为(2 Vref-LV1)及(2 Vref-LV2)。Vref可以是(LV1+LV2)/2。在这种情况下下限为LV2，上限为LV1。
由于在输入电容上残存的电荷造成权重不精确可能会使A/D转换器的精度降低，可以通过把Vref连接到输入电容的另一端刷新残存电荷。当刷新信号REFRESH为高电平时，多路器MUX31至MUX33输出Vref，开关37、46、56及67关闭。结果，总输入电容C34～C36、C42～C45、C51～C55、C61～C66的另一端连接到Vref。残存电荷被刷新，转换精度得以改善。
图7的方块图表示根据本发明的A/D转换器的第三实施方式。在图7中，101是多路器，C102是输入电容，103是反相放大器，C104是反馈电容，105是开关，C106是输入电容，107是比较电路，108是开关，109是控制电路，110～114是多路器，C115～C118是用于控制阈值的电容，C119是用于调节阈值的电容。
本实施方式是顺序型A/D转换器，用于把模拟输入电压Ain转换成(m+1)位数字化数据dm～d0，m+1＝4。由于在一次A/D转换期间模拟输入电压Ain必须保持恒定，因此必须使模拟输入电压Ain本身的偏移很小，或者通过采样和保持电路使模拟输入电压Ain固定。通过用参考电压Vref偏置的反相放大器103使模拟输入电压Ain反相，作为模拟输入电压Vin输入到比较电路107。
在比较电路107中，用图1和图2中的比较电路作为带有反相的比较电路，它与时钟CLKA同步将输入电压Vin与参考电压Vref相比较。输入电容C106提供反相放大电路103的输出、模拟输入电压Vin到比较电路107的输入部分。控制电路107包括用于保持数字化数据的逐次逼近寄存器(SAR)，它与时钟CLKB同步接收比较电路107的输出。逐次控制保持在SAR中的数字化数据，使其接近Vin。时钟CLKA与CLKB相互同步。
用于控制阈值的电容C115～C118把逐次逼近寄存器SAR各级的输出电压送到比较电路107的输入端。由C115～C118及C119组成的电容耦合决定实际阈值。比较电路107的阈值为Vref＝Vdd/2，然而可以通过给电容C115～C118提供SAR的电压使电压Vin的电平移动来改变实际阈值。比较电路107输出数字化数据。
在把数字位dm～b0的输出重复反相之后，控制电路109中的SAR把模拟输入电压Vin逐次转换成(m+1〕位数字。这里定义15个阈值时，能产生16级(n＝4位)数字化数据。然而，在本发明中，具有从Vref/8～16Vref/8的16(＝2m+1〕个阈值。
由于上述A/D转换器的主要部分由具有电容耦合的比较电路组成，因此尺寸很小功耗很低。在初始条件下电容被刷新，利用多路器101、110～114、开关105及108使不希望的电荷取消。这些元件可以是MOSFET电路。
模拟输入电压Vin及参考电压Vref输入到多路器101。当刷新信号REFRESH产生时，多路器101输出Vref，否则输出Vin。多路器101的输出通过输入电容C102输入到CMOS反相器的反向放大器103。反馈电容C104及开关105并行连接在反相放大器103的输入和输出之间。电容C102及C104的电容如下C102∶C104＝1∶1 (28)反相放大器103的输出通过电容C106输入到比较电路107。输入电容C106的输出连接到开关108，用于当REFRESH产生时输入参考电压。
比较电路107的输出输入到控制电路109。控制电路109与时钟CLKB同步顺序工作。控制电路109中SAR的输出是并行数字化输出，通过多路器MUX110～113的第一输入部分输入到电容C115～C118。这样来调节比较电路107的实际阈值。多路器110～113及114的输出通过电容C115～C118送到比较电路107的输入部分。当REFRESH产生时，多路器110～114输出Vref，否则多路器110～113的输出为SAR的输出，多路器114输出地电平“0”。
电容C106、C115～C118及C119的电容如下C106∶C115∶C116∶C117∶C118∶C119＝16∶8∶4∶2∶1∶1(29)在A/D转换之前的初始条件下，电容被刷新。当REFRESH输入时多路器101转换到把Vref提供给输入电容C102，然后开关105将反相放大器103的输入和输出短路。结果，使电容C102和C104上的电荷消失。Vref也输入到电容C106的输入端。当REFRESH输入时，开关108将电容C106的输入和输出短路，多路器110～114转换到将Vref提供给电容C115～C118及C119。因此残存电荷被清除。
下面描述反相放大器103的功能。反相放大器103包括三级串联连接的CMOS反相器，工作在CMOS反相器的线性区。当输入部分与电源隔离时，反相放大器103的输入部分的电压基本上等于Vref，这是反相放大器103的理论阈值。Vref被设定为Vdd/2。
当反相放大器的输出电压为Aout时，根据电荷守恒原理得到下列公式(30)C102·(Ain-Vref)+C104·(Aout-Vref)＝0(30)根据公式(28)，该公式可以重写为(Aout-Vref)＝-(Ain-Vref) (31)Vin与Vout在偏置为Vref时绝对值相等极性相反。可以用运算放大器取代反相放大器103。也可以用输入电阻及反馈电阻来取代电容耦合。以上实施方式的功耗小于运算放大器电路的功耗。
下面描述比较电路107的功能。在比较电路107中，用图1和2中的比较电路作为反相比较电路，比较电路的阈值为Vref＝Vdd/2。
当输出端D3～D0的输出电压为Vd3～Vd0时，根据电荷守恒原理得到下列公式(32)C106·(Vin-Vref)+C115·(Vd3-Vref)+C116·(Vd2-Vref)+C117·(Vd1-Vref)+C118(Vd0-Vref)+C119·(0-Vref)＝0(32)根据公式(29)，该公式可以重写为Vin-Vref=-Vd3-Vref21-Vd2-Vref22-Vd1-Vref23-Vd0-Vref24--Vref24---(33)]]>如果当Vin高于由公式(33)确定的电压时，CLKA下降，由于比较电路107的高增益，比较电路107输出低于Vref，接近“0”。而当Vin低于由公式(33)确定的电压时，CLKA下降，比较电路107的输出高于Vref，接近Vdd＝2Vref。这样，Vin基本为比较电路107的阈值电压Vth。把Vth移到左边，公式(33)被重写为公式(34)Vth=2Vref-23Vd3+22Vd2+21Vd1+20Vd024-----(34)]]>当数字化数据为“1”时，控制电路109的输出端d3、d2、d1及d0上的输出电压Vd3、Vd2、Vd1及Vd0为Vdd＝2Vref；当数字化数据为“0”时，为“0”。这些输出相对于Vref对称。
图8的表表示图7中比较电路的输入和输出之间的关系，表示根据公式(34)得到的实际阈值与总数字化值d3、d2、d1及d0有关。当(d3，d2，d1，d0)＝(0，0，0，0)时，Vth为最大值，Vth＝16Vref/8＝2Vref＝Vd1。当(d3，d2，d1，d0)＝(1，1，1，1)时，Vth为最小值，Vth＝Vref/8＝Vdd/16。最小值相应于量化分辨率及1位的电压。
下面参考图10描述，当顺序比较完成时，控制电路109输出(d3，d2，d1，d0)＝(0，0，0，0)，模拟输入电压Vin的范围为158Vref≤Vin≤168Vrerf]]>如果控制电路109输出(d3，d2，d1，d0)＝(1，1，1，1)，模拟输入电压Vin的范围为0≤Vin≤18Vref]]>为了便于理解，把等于阈值的Vin假设为高于阈值的电压。这样在0～2Vref之间的模拟输入电压Vin就被量化成为16级，用4位数值来表示。
在偏置为Vref时，模拟输入电压Vin为Ain的反相。模拟输入电压Ain的实际阈值Vth表示为图8中的表，以相应于Vth(＝8Vref/8)的行(1，0，0，0)为对称中心纵向反相对称。
在图7中，例如控制电路109输出为4位，得到的公式与(32)类似Cin(Vin-Vref)+Cm(Vdm-Vref)+Cm-1(Vdm-1-Vref)+…+C1(Vd1-Vref)+C0(Vd0-Vref)+Cg(-Vref)＝0 (35)电容Cm～C0的电容相应于控制电路109输出的权重Cf-1＝2i-1C0Cin＝2m+1C0(＝Cm+Cm-1+…+C1+C0+C0) (36)这里i为从1～(m+1)之间的整数。此外，用于调节阈值的电容为Cg＝C0。得到公式(37)Vin-Vref=-Vdm-Vref21-Vdm-1-Vref22-Vdm-2-Vref23]]>-Vd0-Vref2n-0-Vref2n-----(37)]]>当控制电路109的输出dm，dm-1，……，d1，d0为“0”，及Vdm＝Vdm-1＝Vdm-2＝……＝Vd0＝2Vref时，Vin为实际阈值，2Vref＝Vdd。
当控制电路109的输出dm、dm-1、……、d1、d0为“1”，及Vdm＝Vdm-1＝Vdm-2＝……＝Vd0＝2Vref时，Vin为基本阈值，及
这些是量化分辨率。
在上述实施方式中，电容C106、C115～C118及C119的电容有预定的比值，在“0”与Vdd之间的模拟输入电压与数字化输出成比例。然而，可以根据要求的A/D转换特性改变电容的比值。
为了线性改变实际阈值Vth，电容C119可以采用任何电容量。这造成在模拟输入和数字化输出之间关系的电压偏移(voltage offset)。不仅可以通过改变电容量，而且可以通过改变C119上的电压来实现这种调节。电容C119也可以去掉。从公式(36)中可以看出，可以通过改变电容的比值来调节实际阈值。
图9是图7中A/D转换器的详细电路图。在图7中反相放大器103输入一侧部分被省略掉。与图7中相同的部分用相同的标号表示。在图9中，121为反相器，122～125是RS触发器，126～137是D触发器。在实际电路中为了防止输出错误，最好把没有任何输入电压的输入端连接到例如电源电压。
RS触发器122～125控制多路器110～113，从而将Vref送到电容C115～C118用于刷新。D触发器126～129是逐次逼近寄存器(SAR)，是图7中控制电路109的主要部件。D触发器126～129输出数字化数据d3～d0，并通过多路器110～113给电容C115～C118提供电源Vdd＝2Vref或地电压“0”。D触发器130～137是脉冲计数器，用于控制RS触发器122～125与D触发器126～129。
信号REFRESH通过反相器121输入到RS触发器122～125的置位端S。RS触发器122～125的复位端R连接到D触发器130的反相Q端。RS触发器122～125的输出端连接到多路器110～113的控制端。
触发器126至少有一个置位端S。D触发器127～129有置位端S及复位端R。信号RESET输入到D触发器126的置位端S及D触发器127～129的复位端R。D触发器127～129的置位端S连接到D触发器132、134及136的反相Q端。触发器126～129被逐次强迫设置为“1”。比较电路107的输出输入到D触发器126～129的各个D输入端。D触发器126～129的时钟输入端CK连接到D触发器131、133、135及137的Q输出端，逐次接收比较电路107的输出。
D触发器130～136至少有复位端R，D触发器137至少有置位端S。信号RESET使D触发器130～136复位，使D触发器137置位0。D触发器130～136一个接一个地串联连接，每一个D触发器(130～136)的Q输出端连接到下一个D触发器(131～137)的D输入端。最后一个D触发器137的Q输出端连接到第一个D触发器130的D输入端。时钟信号CLKB输入到D触发器130～137。当复位信号RESET使触发器137置位时，D触发器137的Q输出“1”响应时钟信号CLKB通过D触发器130～137循环。D触发器130～137作为脉冲计数器工作，根据Q输出和反相Q输出控制RS触发器122～125及D触发器126～129。
图10是图9中的A/D转换器的时序图。上半部分中纵轴表示模拟输入电压Vin，横轴表示“时间”。粗实线表示比较电路107实际阈值Vth的变化。下半部分表示各种信号的波形。
141表示实际阈值Vth，142是用于比较的时钟信号CLKA，143是用于顺序控制的时钟信号，144是复位信号RESET，145～148是图11中的D触发器130～136Q输出端的波形。在图11中，没有表示出刷新。表示的是当输入电压为10.5Vref/8时的情况。
在CLKB的前沿①、③、⑤、⑦，响应d3～d0的输出，通过电容C115～C118设置实际阈值。在CLKB的前沿②、④、⑥、⑧，D触发器126～129接收并锁存比较电路107的输出。在前沿①、③、⑤、⑦，设置了实际阈值，当实际阈值稳定时，时钟CLKA从高电平降至低电平。然后，比较电路107进行比较。当D触发器126～129接收到比较电路107的输出后，时钟CLKA从低电平升到高电平，开始等待模式。
比较时钟CLKA在用于比较的②、④、⑥、⑧的前沿之前从高电平降至低电平，并且在完成了比较结果的之后又回到高电平。例如可以使用把CLKB分频产生的时钟，它在①与②之间上升，在②与③之间下降，在③与④之间上升。这样重复着相同的周期。
由于如果在①、③、⑤、⑦的前沿进行比较，比较结果没有被锁存，因此时钟CLKA可以比时钟CLKB稍稍提前。这意味着CLKB相对于CLKA可以稍稍滞后。
刷新之后当RESET不为“0”时，参考电压Vref通过多路器110～113输入到电容C115～C118。由于地电压“0”通过多路器114输入到电容C119，因此实际阈值Vth(141)为Vth＝17Vref/16。
当RESET变为“0”时，D触发器126被置位，D触发器127～129被复位，(d3，d2，d1，d0)＝(1，0，0，0)。然而，由于多路器110～113没转换，因此实际阈值不变。
在RESET回到“1”之后CLKB的第一个前沿①，D触发器130的反相Q输出端输出“0”。这样RS触发器122～125被复位，多路器110～113转换，Vdd＝2Vref输入到电容C115，地电压“0”输入到电容C116～C118。在非刷新的情况下地电压“0”输入到电容C119。实际阈值Vth(141)变为Vref。当Vin为10.5Vref/8时，比较电路107的输出小于Vref。D触发器126～129的D输入端为“0”。
在CLKB的下一个前沿②，D触发器130在反相Q输出端输出“1”，D触发器131的Q输出端上升为“1”。D触发器126锁存比较电路107的输出“0”，并输出(d3，d2，d1，d0)＝(0，0，0，0)，这样，实际阈值Vth(141)变为16Vref/8。当Vin为10.5Vref/8时，比较电路107的输出超过Vref，D触发器126～129的D输入端为“1”。
在CLKB的前沿③，D触发器132的反相Q输出端变为“0”时，D触发器131的Q输出端回到“0”。这样D触发器127被重新设置，D触发器126～129的输出为(0，1，0，0)。实际阈值Vth(141)为12Vref/8，如图8所示。当Vin为10.5Vref/8时。比较电路107的输出超过Vref，D触发器126～129的D输入端保持“1”。
在CLKB的前沿④，D触发器132的Q输出端返回到“1”时，D触发器132的反相Q输出端返回到“1”。D触发器127锁存比较电路107的输出“1”。由于该输出等于前一时刻的，因此输出(d3，d2，d1，d0)＝(0，1，0，0)，实际阈值Vth(141)不变。
在CLKB的前沿⑤，D触发器134的反相Q输出端变为“0”时，D触发器133的Q输出端返回到“0”。这样，D触发器128被重新设置，D触发器126～129的输出为(0，1，1，0)。实际阈值Vth(141)为10Vref/8，如图8所示。当Vin为10.5Vref/8时，比较电路107的输出小于Vref，D触发器126～129的D输入端变为“0”。
在CLKB的前沿⑥，D触发器135的Q输出端上升到“1”时，D触发器134的反相Q输出端返回到“1”。D触发器128锁存比较电路107的输出“0”，D触发器126～129的输出回到(0，1，0，0)。
在CLKB的前沿⑦，D触发器136的反相Q输出端变为“0”时，D触发器135的Q输出端返回到“0”。这样，D触发器129被重新设置，D触发器126～129的输出为(0，1，0，1)。实际阈值Vth(141)为11Vref/8，如图8所示。当Vin为10.5Vref/8时，比较电路107的输出高于Vref，D触发器126～129的D输入端变为“1”。
在CLKB的前沿⑧，D触发器137的Q输出端上升到“1”时，D触发器136的反相Q输出端返回到“1”。D触发器129锁存比较电路107的输出“1”，D触发器126～129的输出回到(0，1，0，1)。
如上所述完成了A/D转换的一个周期，D触发器126～129的输出(d3，d2，d1，d0)＝(0，1，0，1)为A/D转换输出。该数值表示Vin大于10Vref，小于11Vref/8。实际阈值Vth(141)取16个值，如图10所示。
复位信号RESET再一次输入到A/D转换器以进行复位，重复上述过程。如果模拟输入电压Vin由采样和保持电路提供，则再下一个模拟输入电压Ain输入到多路器101之后，RESET使其复位。下一个时刻新的模拟输入电压Ain可以被采样及保持。在每次A/D转换的Ain输入之前可以进行刷新。
在上述实施方式中，A/D转换器的输出端d3～d0从D触发器126～129的Q输出端输出，然而也可以从多路器110～113输出。
由于SAR接收比较电路107的输出与为了下一阶段的判断强迫设置为“1”交替进行，因此d3～d0一次至多只有一位变化。因此4位A/D转换器需要8个时钟周期。和使用电阻耦合的常规逐次比较电路一样，比较输出的数据锁存和用于下次比较的实际阈值的设置可以通过改变图7中的控制电路109同时执行。
与图5中的A/D转换器一样，图7和9中的逐次比较型A/D转换器从电容耦合输出变成稳定之前需要一定的时间。由于多路器110～114的内部电阻，及电容C106、C115～C119的电容等，需要一定的延迟时间(建立时间)(set-up time)以稳定实际阈值。如果比较还没完成时，比较输出就被SAR保持，则执行的A/D转换器是不正确的。
A/D转换器的A/D转换中，时钟CLKm～CLK0的一个时钟周期Δ由稳定的输出的建立时间决定。另一方面，建立时间与制造偏差有关，希望用高速的时钟CLK及CLKA进行高速处理。
图11的方块图表示具有用于设置A/D转换器时序的外围电路的A/D转换器。
在图11中，151是测试电压发生器，152是多路器，153是A/D转换器，154是初始值寄存器，155是计数器，156是选择器，157和159是寄存器，158是时序信号发生器，160是比较器，161是控制逻辑。
在观察该A/D转换器的A/D转换过程的特点中，为了改善A/D转换速度，比较时钟及其他时序周期都减至最小。
多路器152接收模拟输入电压Vin及在测试电压发生器151中产生的测试电压，交替地把这些电压输出到A/D转换器153。根据控制逻辑161的测试模式信号选择测试电压。指示最长参考时钟的初始值存储在初始值寄存器154中。响应控制逻辑161的载入信号(没有表示出来)，初始值被送到计数器155。计数器155响应时钟信号CLKC使初始值减少。计数器155的计数值输入到选择器156作为参考周期。
计数器155产生逐渐减少的参考周期，A/D转换器153与参考周期同步把模拟输入电压Vin转换成数字化数据。一个参考周期从计数器155传送到寄存器154中存储，在计数器155中又产生下一个参考周期。计数器155和寄存器157都连接到选择器156，选择器根据来自控制逻辑161的控制信号(没有表示出来)交替选择在计数器155中的计数值或选择在寄存器157中的前一个值。在正常条件下，选择计数器155的输出。选择器156的输出输入到时序信号发生器158。
时序信号发生器158产生参考时钟信号，及一个或多个用于根据参考时钟进行比较的时钟信号。如果A/D转换器153的电路如图3与4所示，时钟信号为CLKm～CLK0；如果A/D转换器153的电路如图7与9所示，则产生时钟信号CLKA、CLKB及复位信号RESET。
在图5、7及9的A/D转换器中，当刷新与时钟信号同步执行时，也要产生刷新信号。采样和保持在A/D转换器中进行，也需要产生用于采样和保持的时序信号。指示模数转换完成的信号送到时序信号发生器158及控制逻辑161。
时序信号发生器158产生与参考信号的周期成比例的周期时钟信号。当通过时钟逐次延迟进行一次模数转换时，或当需要从参考信号延迟得到例如时钟信号的时序信号时，延迟时间与参考时钟成比例。如果参考时钟的周期比用于比较的时钟周期短得多，可以通过对参考时钟分频得到这些时钟。
在测试模式，测试电压发生器151的电压通过多路器152输入到A/D转换器153，以由时序信号发生器158产生的时钟的时序进行A/D转换。寄存器159响应来自控制逻辑161的载入信号，在模数转换完成时暂时把A/D转换器153的输出数据存储起来，作为前一个数据。比较器159将A/D转换器153的当前输出与前一个数据相比较，当二者不同时输出错误信号到控制逻辑161。
如果没有输入错误信号，在模数转换完成时控制逻辑161输出用于置位的时钟信号CLKC，以用来对计数器155进行减计数。控制逻辑161控制选择器156使计数器输出输出到时序信号发生器158。重复上述过程，使用于比较的时钟周期逐渐缩短。
图1和2中的比较电路在刚刚比较后，保持比较结果，在等待模式时依据内部电路，输出变为予定值。在图2的A/D转换器中，当等待表示为数字“1”时，输出变为高电平。等待时，图5中的A/D转换器输出(1，1，1，1)。
由于多路器31～33、41、50及60的传输门的内部电阻，及由于连接到这些多路器上的输入电容构成RC时间常数，因此在等待之后，阈值设置电路38、47、57及68的输出电压稳定之前存在延迟时间。
如果比较时钟CLK3～CLK0没有足够的周期长度，A/D转换器133会由于不稳定的阈值造成错误的输出。同时，在包括SAR的逐次比较型A/D转换器中，如果每一个比较周期不够长，也会产生错误的输出。
每当完成一次A/D转换时，响应来自控制逻辑161的控制信号(没表示出)比较电路160将A/D转换器153的输出与存储在寄存器159的输出相比较。当错误的输出发生时，当前输出与在寄存器159中的前一个输出不同，比较器160输出错误信号。接收到错误信号时，控制逻辑161控制选择器156使CLKC停止，输出存储在寄存器157中的前一个计数值到时序信号发生器158。这样时序信号发生器调整时钟信号，并中止测试模式。
为了便于控制，寄存器157中的数据也可以是除了前一个数据以外的例如几个周期以前的数据的其他计数输出。
在正常工作模式，时序信号发生器158在测试模式期间根据参考时钟信号产生比较信号，提供给A/D转换器153。A/D转换器153从多路器152接收模拟输入信号Vin。
上述测试模式可以发生在被刷新的包括A/D转换器153的任何电路中，或任何应用电路中。
图11所示的电路可以制作在一片LSI芯片上。LSI中可以包括A/D转换器153，时钟发生器及相关部分158，及寄存器157。输出测试装置连接到LSI，以给LSI提供具有逐渐缩短的参考时钟输入的测试电压。然后A/D转换器的输出相互比较。时钟周期存储在寄存器157中。
图12的方块图表示根据本发明的A/D转换器的第四实施方式的输入部分，图13的方块图表示该实施方式的输出部分。
逐次比较型A/D转换器包括并行连接到模拟输入电压Vin的采样和保持电路SH1～SH7，它们按照时间顺序保持模拟输入电压。当输入电压保持到最后一个采样和保持电路中后，从采样和保持电路SH1又开始采样和保持。多个多路器MUX1～MUX6相应于数字化输出的每一位。多路器MUX1～MUX6逐次输出一个个采样和保持电路SH1～SH7中的数据。
当多路器MUX1～MUX6的输出分别为d1～d6时，这些输出输入到阈值电路TH1～TH6。阈值电路TH1～TH6的输出输入到一级或多级保持电路中。在本实施方式中，数字化输出的位数为“6”，从LSB～MSB的输出位为b1～b6。采样和保持电路的个数比位数多“1”。这意味着输出时序是有冗余的。
用于LSB b1的保持电路包括用于保持一级数据的触发器FF11。用于从LSB起b2的第二保持电路包括二级触发器FF21和FF22，用于LSB起b3的第三保持电路包括三级触发器FF31～FF33，用于LSB起b4的第四保持电路包括四级触发器FF41～FF44，用于LSB起b5的第五保持电路包括五级触发器FF51～FF55，用于LSB起b6的第六保持电路包括六级触发器FF61～FF66。这些保持电路通过一、二、三、四、五及六级保持数据。保持电路的数据传输时序与采样和保持电路SH1～SH7的数据保持时序同步，它们由相同的时钟驱动。从数据保持后一个时钟的时刻起直到总共6个数据都被保持住之前，采样和保持电路都保持着数据。
图14是图12与图13中A/D转换器的时序图。在图14中，CLK是用于所有元件的基本参考时钟。模拟信号电压为Ak-1，Ak，Ak+1，…，相应于模拟信号的数字信号的MSB为bk-1，6，bk，6、bk+1，6，…。
在图14中，SH1保持Ak，SH2保持Ak+1后一个时钟，然后在每个时钟SH3，SH4…保持Ak+2，Ak+3，…SH7保持Ak+6后一个时钟，SH1保持Ak+7，重复同样的保持。相应于MSB的阈值电路TH6在SH1保持Ak之后一个时钟输出bk，6，在相应于Ak+1，Ak+1，…的每一个时钟，MSB输出bk+1，6，bk+2，6’…TH5在TH6一个时钟后输出bk，5，bk+1，5，bk+2，5…。TH4在TH6两个时钟后输出bk，4，bk+1，4，bk+2，4…。TH3在TH6三个时钟后输出bk，3，bk+1，3，bk+2，3…。TH2在TH6四个时钟后输出bk，2，bk+1，2，bk+2，2…。TH1在TH6五个时钟后输出bk，1，bk+1，1，bk+2，1…。这样从模拟数据保持到MSB产生需要一个时钟。因而需要(位数)×(时钟)，直到产生出所有位。然而由于只要前一个模拟数据的阈值电路一结束工作，每一个阈值电路(TH1～TH6)就开始工作，因此近似平均计算速度为每个时钟一个模拟数据，计算时间是第一实施方式的六分之一。如果本实施方式的工作速度相当于第一实施方式，则时钟速度为第一实施方式中的六分之一，减少了大量功耗。
图15的电路图表示第四实施方式中MSB的阈值电路TH6。阈值电路TH6包括具有负端和正端的比较电路CMP6，d6、高参考电压VH及低参考电压VL通过电容C61、C62及C63分别输入到正端。结果输入到正端的电压V6如公式(37)所示V6=C61•d6+C62•VH+C63•VLC61+C62+C63-----(37)]]>阈值电压VB输入到比较电路CMP6的负端，这样当V6不低于VB时，比较电路CMP6输出高电平。当V6低于VB时，CMP6输出预定的低电压。缓冲器BF6连接到CMP6的输出，用于稳定CMP6的输出To6。刷新电压Vref通过刷新开关SW6连接到正端，用于刷新电容C61～C63。当刷新时，电容C61～C63的输入连接到Vref，而不是d6、VH及VL。
图16的电路图表示第四实施方式中从MSB起第二位的阈值电路TH5。阈值电路TH5包括具有负端和正端的比较电路CMP5，d5、高参考电压VH及低参考电压VL通过电容C51、C52及C53分别输入到正端。开关SW51通过电容C54连接到正端。开关SW51受第一触发器FF61的输出S64的控制，当S64为高电平时，输出VL；当S64为低电平时，输出VH。结果公式(38)表示的电压V5输入到正端。这里，连接到开关SW51的电压为V(51)。V5=C51•d5+C52•VH+C53•VL+C54•V(51)C51+C52+C53+C54----(38)]]>阈值电压VB输入到比较电路CMP5的负端，这样当V5不低于VB时，比较电路CMP5输出高电平。当V5低于VB时，CMP5输出预定的低电压。缓冲器BF5连接到CMP5的输出端，用于稳定CMP5的输出To5。刷新电压Vref通过刷新开关SW52连接到正端，用来刷新电容C51～C54。刷新时，电容C51～C53的输入端连接到Vref，而不是d5、VH及VL。
图17的电路图表示第四实施方式中从MSB起第三位的阈值电路TH4。阈值电路TH4包括具有负端和正端的比较电路CMP4，d4、高参考电压VH及低参考电压VL通过电容C41、C42及C43分别输入到正端。开关SW41通过电容C44连接到正端，开关SW42通过电容C45连接到正端。开关SW41受MSB起第二触发器FF62的输出S63的控制，当S63为高电平时，输出VL；当S63为低电平时，输出VH。开关SW42受输出S53的控制，当S53为高电平时，输出VL；当S53为低电平时，输出VH。结果公式(39)表示的电压V4输入到正端。这里，连接到开关SW41与SW42的电压为V(21)和V(32)。V4=C41•d4+C42•VH+C43•VL+C44•V(41)+C45•V(42)C41+C42+C43+C44+C45---(39)]]>阈值电压VB输入到比较电路CMP4的负端，因此当V4不小于VB时，比较电路CMP4输出高电平。当V4小于VB时，CMP4输出预定的低电平。缓冲器BF4连接到CMP4的输出，用来稳定CMP4的输出To4。刷新电压Vref通过刷新开关SW43连接到正端，用来刷新电容C41～C45。刷新时，电容C41～C43的输入端连接到Vref，而不是d4、VH及VL。
图18的电路图表示第四实施方式中从MSB起第四位的阈值电路TH3。阈值电路TH3包括具有负端和正端的比较电路CMP3，d3、高参考电压VH及低参考电压VL通过电容C31、C32及C33分别输入到正端。开关SW31通过电容C34连接到正端，开关SW32通过电容C35连接到正端，开关SW33通过电容C36连接到正端。开关SW31受从MSB起第三触发器FF63的输出S62的控制，当S62为高电平时，输出VL；当S62为低电平时，输出VH。开关SW32受第二位的第二触发器FF52的输出S52的控制，当S52为高电平时，输出VL；当S52为低电平时，输出VH。开关SW33受第三位的第一触发器FF41的输出S42的控制，当S42为高电平时，输出VL；当S42为低电平时，输出VH。结果公式(40)表示的电压V3输入到正端。这里，连接到开关SW31、SW32与SW33的电压为V(31)、V(32〕和V(33)。V3=C31•d3+C32•VH+C33•VL+C34•V(31)C31+C32+C33+C34+C35+C36]]>+C35•V(32)+C36•V(33)C31+C32+C33+C34+C35+C36-----(40)]]>阈值电压VB输入到比较电路CMP3的负端，因此当V3不小于VB时，比较电路CMP3输出高电平。当V3小于VB时，CMP3输出预定的低电压。缓冲器BF3连接到CMP3的输出，用来稳定CMP3的输出To3。刷新电压Vref通过刷新开关SW35连接到正端，用来刷新电容C31～C36。刷新时，电容C31～C33的输入连接到Vref，而不是d3、VH及VL。
图19的电路图表示第四实施方式中从MSB起第五位的阈值电路TH2。阈值电路TH2包括具有负端和正端的比较电路CMP2，d2、高参考电压VH及低参考电压VL通过电容C21、C22及C23分别输入到正端。开关SW21通过电容C24连接到正端，开关SW22通过电容C25连接到正端，开关SW23通过电容C26连接到正端，开关SW24通过电容C27连接到正端。开关SW21受从MSB起第四触发器FF64的输出S61的控制，当S61为高电平时，输出VL；当S61为低电平时，输出VH。开关SW22受第二位的第三触发器FF53输出S51的控制，当S51为高电平时，输出VL；当S51为低电平时，输出VH。开关SW23受第三位的第二触发器FF42的输出S42的控制，当S42为高电平时，输出VL；当S42为低电平时，输出VH。开关SW24受第四位的第一触发器FF31的输出S31的控制，当S31为高电平时，输出VL；当S31为低电平时，输出VH。结果公式(41)表示的电压V2输入到正端。这里，连接到开关SW21、SW22、SW23与SW24的电压为V(21)、V(22〕、V(23)和V(24)。V2=C21•d2+C22•VH+C23•VL+C24•V(21)C21+C22+C23+C24+C25+C26+C27]]>+C25•V(22)+C26•V(23)+C27•V(24)C21+C22+C23+C24+C25+C26+C27---(41)]]>阈值电压VB输入到比较电路CMP2的负端，因此当V2不小于VB时，比较电路CMP2输出高电平。当V2小于VB时，CMP2输出预定的低电平。缓冲器BF2连接到CMP2的输出，用来稳定CMP2的输出To2。刷新电压Vref通过刷新开关SW25连接到正端，用来刷新电容C21～C27。刷新时，电容C21～C23的输入连接到Vref，而不是d2、VH及VL。
图20的电路图表示第四实施方式中LSB的阈值电路TH1。阈值电路TH1包括具有负端和正端的比较电路CMP1，d1、高参考电压VH及低参考电压VL通过电容C11、C12及C13分别输入到正端。开关SW11通过电容C14连接到正端，开关SW12通过电容C15连接到正端，开关SW13通过电容C16连接到正端，开关SW14通过电容C17连接到正端，开关SW15通过电容C18连接到正端。开关SW11受从MSB起第五触发器FF65的输出S60的控制，当S60为高电平时，输出VL；当S60为低电平时，输出VH。开关SW12受第二位的第四触发器FF54的输出S50的控制，当S50为高电平时，输出VL；当S50为低电平时，输出VH。开关SW13受第三位的第三触发器FF43的输出S40的控制，当S40为高电平时，输出VL；当S40为低电平时，输出VH。开关SW14受第四位的第二触发器FF32的输出S30的控制，当S30为高电平时，输出VL；当S30为低电平时，输出VH。开关SW15受第五位的第一触发器FF21的输出S20的控制，当S20为高电平时，输出VL；当S20为低电平时，输出VH。结果公式(42)表示的电压V1输入到正端。这里，连接到开关SW11、SW12、SW13、SW14与SW15的电压为V(11)、V(12)、V(13)、V(14)和V(15)。V1=C11•d1+C12•VH+C13•VL+C14•V(11)+C15•V(12)C11+C12+C13+C14+C15+C16+C17+C18]]>+C16•V(13)+C17•V(14)+C18•V(15)C11+C12+C13+C14+C15+C16+C17+C18---(42)]]>
阈值电压VB输入到比较电路CMP1的负端，因此当V1不小于VB时，比较电路CMP1输出高电平。当V1小于VB时，CMP1输出预定的低电平。缓冲器BF1连接到CMP1的输出，用来稳定CMP1的输出To1。刷新电压Vref通过刷新开关SW16连接到正端，用来刷新电容C11～C18。刷新时，电容C11～C13的输入连接到Vref，而不是d1、VH及VL。34-28图15～图20中电容容量之比如表1所示表1.电容的电容量
总而言之，为了使动态范围最大化，VB＝(VH+VL)/2，当公式(43)为真时，MSB为高电平。
d6≥VB (43)对于第二位，在S64为高电平及公式(44)为真的条件下，输出为高电平。d5≥32VB-12VL-----(44)]]>或S64为低电平及公式(45)为真。d5≥32VB-12VL-----(45)]]>
权利要求
1.一种A/D转换器，由以下组成差分输入部分，它接收输入电压及参考电压，具有第一和第二输出端，所述的差分输入部分包括第一、第二及第三PMOSFETs，所述第一和第二PMOSFETs的一个栅接收所述输入电压，另一个的栅接收所述参考电压，所述第一和第二PMOSFETs的输出相互连接，通过所述第三PMOSFET连接到电源，所述第三PMOSFET的栅接收偏置电压；正反馈部分连接到所述第一和第二输出端，所述正反馈部分包括第一和第二NMOSFETs，所述第一个NMOSFET的输出端连接到所述第一输出端、并连接到所述第二NMOSFET的栅，所述第二NMOSFET的输出端连接到所述第二输出端，并连接到所述第一NMOSFET的栅，所述第一和第二NMOSFETs的输出端连接到所述电源；CMOSFETs组成的的第一缓冲器的输入端连接到所述第一输出端；第二缓冲器的输入端连接到所述第二输出端；及比较电路包括连接在所述第一和第二输出端之间的的第一开关部分，用于响应比较时钟信号连接和断开所述第一和第二输出端，所述比较电路的输出端连接到所述第一或第二缓冲器，所述第一开关部分是NMOSFET或PMOSFET；其中当所述开关部分响应所述比较时钟信号从所述连接状态转换成所述断开状态时，比较所述输入电压和所述参考电压。
2.权利要求1的A/D转换器还包括连接在所述差分输入部分的所述第一输出端与所述电源之间的NMOSFET或PMOSFET的第二开关部分，相应于所述第一开关部分响应所述比较时钟信号的所述连接或断开，所述第二开关部分断开；及NMOSFET或PMOSFET的第三开关部分连接在所述差分输入部分的第二输出端与所述电源之间，相应于所述第一开关部分响应所述比较时钟信号连接或断开，所述第三开关部分断开。
3.用于把模拟输入电压转换成(m+1)位(m正整数)数字化数据的A/D转换器包括权利要求1或者2中相应于所述数字化数据的所述位的(m+1)个比较电路，其中，用于所述比较电路的所述比较时钟信号从MSB(最高有效位)到LSB(最低有效位)逐次延迟，每一个所述的比较电路都在响应所述相应的比较时钟信号的时刻，将所述相应阈值设置电路的输出与所述参考电压相比较，并输出比较结果，每一个所述的阈值设置电路都由具有多个电容的电容耦合组成，在电容的输入部分接收相应于所述模拟输入电压的下限的第一电压、相应于所述模拟输入电压的上限第二电压及从比所述阈值设置电路更高位的阈值设置电路输出的所述一个或更多个第一或第二电压，所述的电容的输出部分相互连接，在所述的输入部分施加所述电压，及所述的第j个所述阈值设置电路相应于从LSB(最低有效位)起第j(j为0或正整数)位，其电容耦合的权重为对输入到所述电容耦合的所述第一和所述第二电压加以2j的权重，从最低阈值设置电路起高于所述第j个阈值设置电路的k个阈值设置电路输出的所述第一和第二电压加以2k的权重，所述模拟输入电压被加权2m+1。
4.用于把模拟输入电压转换为(m+1)位(m正整数)数字化数据的顺序比较型A/D转换器，包括具有电容耦合的阈值设置电路；权利要求1或2的比较电路，在所述比较时钟信号的比较时刻将所述阈值设置电路的输出与所述参考电压相比较；及在从所述比较时刻延迟预定时间的顺序控制时钟信号的输入时刻接收所述比较电路输出的控制部分，它由用于存储并输出(m+1)位数字化数据的(m+1)级串联输出寄存器组成，进行顺序控制，使所述数字化数据的近似值相应于所述模拟输入电压；其中所述电容耦合包括电容，电容相应于所述模拟输入电压、相应于所述输出寄存器的所述级(用于在其输入部分接收所述模拟输入电压)、并相应于所述(m+1)位数字化数据，所述电容的输出部分相互连接，用来在所述输入部分施加所述电压，所述电容的电容量有相应于所述模拟输入电压及所述位的权重。
5.一种时序设置方法，用于在由比较时钟信号定义的时刻通过具有一个或多个比较电路的A/D转换电路将模拟输入信号与参考电压相比较，其中产生包括至少一个或多个所述比较时钟的多个时序信号，所述多个时序信号及预定的测试电压被提供给所述模数转换电路，在逐渐减少所述时序讯号之间的时间段期间检测到所述A/D转换器输出的错误，所述的时间段被确定为检测到错误之前的时间长度。
6.一种由时序设置部分及A/D转换器部分组成的A/D转换器，A/D转换器部分包括用于在由比较时钟信号规定的时刻将模拟输入电压与参考电压相比较的一个或多个比较电路，所述时序设置部分包括用于将所述测试电压提供给所述模数转换部分的供给装置；时序信号发生装置，产生至少包括一个或多个所述比较时钟信号的多个时序信号，将所述时序信号输出到所述A/D转换器部分；用于检测所述模数转换部分输出错误的错误检测装置；及控制装置，保持并设置所述多个时序信号之间时间间隔，这样使所述的时间间隔为用从所述供给装置给所述模数转换部分提供所述测试电压时所述时间间隔减小期间检测到所述错误之前的时间长度。
7.权利要求6的A/D转换器，其中所述的测试电压是恒定电压，所述的错误检测装置从所述模数转换部分的所述输出的变化检测所述错误。
8.用于相应于模拟输入电压顺序输出数字化信号输出的顺序比较型A/D转换器，包括数量比所述数字信号的位数多一个的多个采样和保持电路，用来保持所述模拟输入电压；相应于所述数字化信号的所述位的多个多路器，逐次一个个输出所述采样和保持电路；相应于所述数字化信号的所述位及相应于所述阈值电路的多个阈值电路，接受所述的相应的阈值电路的输出，具有相应于所述数字化信号的所述位的权重的阈值；及相应于所述阈值电路的多个保持电路，相应于所述数字化信号的LSB(最低有效位)的所述保持电路具有一级，其他所述保持电路的级数从所述LSB一级一级增加，其中，所述保持电路的第一级的输出输入到相邻低位的所述阈值电路，下一级的输出输入到低位的所述阈值电路，及第二或更低位的每一个所述阈值电路都包括用于响应所述保持电路的所述输出而输出高参考电压或低参考电压的开关；接收所述开关及所述多路器的输出的多个电容，它们的输出端连接在一起；将所述电容所述连接在一起的输出端的输出与预定的阈值相比较的比较电路，MSB(最高有效位)的所述阈值电路包括连接到所述多路器的所述输出的电容，及将所述电容的所述连接在一起的输出端的输出与预定的阈值相比较的比较电路。
9.权利要求8的顺序比较型A/D转换器，其中高参考电压及低参考电压输入到每个所述阈值电路的所述比较电路。
10.权利要求8的顺序比较型A/D转换器，每一个所述的阈值电路都包括一个把刷新电压连接到所述比较电路的刷新开关。
11.权利要求9的顺序比较型A/D转换器，其中，每一个所述的阈值电路都有阈值，为所述高参考电压与所述低参考电压的平均电压，所述MSB的所述阈值电路的所述电容的电容量相等，连接到所述多路器的所述电容的电容量为连接到所述高参考电压及低参考电压上的所述电容的两倍，连接到所述第二位的所述阈值电路的所述高参考电压及所述低参考电压的所述电容的电容量相等，连接到所述MSB的所述保持电路的所述输出的所述电容的电容量为连接到所述高参考电压及所述低参考电压上的所述电容的两倍，连接到所述多路器的所述电容的电容量为连接到所述保持电路的所述电容的两倍，同样，连接到每一个所述低位阈值电路的所述高参考电压及所述低参考电压的所述电容的电容量相等，连接到所述保持电路的所述电容的电容量为连接到所述高参考电压及低参考电压上的所述电容的两倍，四倍，……，及连接到所述多路器上的所述电容的电容量为连接到所述保持电路的电容的最大电容量的两倍。
12.权利要求8的顺序比较型A/D转换器，其中在所述保持电路的所述级中的所述数据响应与用于所述保持电路的采样时钟同步的时钟从第一级到最后一级移动。
13.权利要求8的顺序比较型A/D转换器，其中所述LSB以外的其他所述阈值电路的所述保持电路的所述级的所述输出输入到低位的所述阈值电路。
14.权利要求8的顺序比较型A/D转换器，其中从所述保持的模拟输入电压转换来的所述数字化信号从相应于所述位的所述保持电路的最后一级输出。
全文摘要
一种A/D转换器,具有由接收输入电压与参考电压、具有第一和第二输出端的差分输入部分,连接到所述第一和第二输出端的正反馈部分,输入连接到第一输出端的CMOSFETs组成的缓冲器,输入连接到第二输出端的第二缓冲器,包括用于响应比较时钟信号使第一和第二输出端连接和断开的连接在第一和第二输出端之间的第一开关部分的比较电路。比较电路的输出连接到第一或第二缓冲器。当所述开关部分响应比较时钟信号从连接状态变为断开状态时,比较输入电压和参考电压。
文档编号H03M1/42GK1260660SQ9912037
公开日2000年7月19日 申请日期1999年9月23日 优先权日1998年10月7日
发明者周长明, 铃木邦彦, 户松隆, 福井正隆 申请人:株式会社高取育英会