一种超低功耗且无亚稳态的频率数字转换器的制造方法
【技术领域】
[0001] 本发明属于频率数字综合器技术领域，具体涉及一种无亚稳态的频率数字转换 器。
【背景技术】
[0002] 频率数字转换器是一种能够将频率信号转换为数字量的电路，是全数字锁相环中 的核也部件。但是，传统的频率数字转换器存在较高功耗和亚稳态问题。高功耗来自于时 间数字转换器中反相器链时时刻刻的高速信号W及同步器的高功耗。亚稳态来自于同步器 中的高频信号采样低频信号和时间数字转换器中的低频信号采样高频信号。
【发明内容】
[0003] 本发明的目的在于提出一种超低功耗且无亚稳态的频率数字转换器。
[0004] 本发明提出无亚稳态的频率数字转换器，利用"口控时钟"技术降低同步器的功 耗，利用"参考时钟上升沿预测"技术降低时间数字转换器的功耗；并提出防止时间数字转 换器亚稳态和同步器亚稳态原则，和超低功耗同步器"校准算法"。其架构如图1所示，它主 要包括：采用"思沪上升沿预测"技术的低功耗时间数字转换器及其归一化模块、采用口控 时钟的低功耗同步器、高速计数器、采样和校准模块，W及差分器。
[0005] 本发明中，采用"思沪上升沿预测"技术的低功耗时间数字转换器的结构如图2 (a) 所示，它主要包括：传统时间数字转换器和做F上升沿预测模块；传统时间数字转换器包 含：反相器链、灵敏放大器D触发器；传统时间数字转换器可W在每个系统时钟周期给出输 入高频信号Cf巧目位信息的小数部分；思沪上升沿预测模块是用于预测参考时钟思沪到来 的电路。
[0006] 当高频待测信号0^啸^入时，每一个时钟（0斯周期时间数字转换器将记录OT 的相位信息的小数部分化k。，而高速计数器用于记录CAT酌相位信息的整数部分/巧。t，该 两部分组成完整的相位信息，再通过差分器将相位信息转化成频率信息化Fa;同步器使用 OT采样《思巧I到统一的系统时钟07?，供时间数字转换器，采样、校准模块用于对OT酌 相位信息进行采样，并对采样计数进行校准；计数器和差分器使用，W使得各个模块拥有统 一的时钟。
【附图说明】
[0007] 图1超低功耗无亚稳态频率数字转换器的结构图。
[0008] 图2超低功耗时间数字转换器结构图。
[0009] 图3 口控时钟同步器。
[0010] 图4 口控时钟同步器误采样机理。
【具体实施方式】
[0011] 下面结合附图和实施例进一步具体描述本发明。
[0012] 通常情况下，传统时间数字转换器的反相器链上一直有高速信号，消耗大量功耗， 但实际上只需要在参考时钟到来之前反向器链上有信号就行。于是，本发明采用一个能预 测参考时钟思沪到来的电路。本发明采用的方式是延迟参考时钟思巧得到参考时钟延迟 信号做F化该时，如果将做7刮乍为参考时钟，则可视做'/劝参考时钟的预测信号。如图2 (b)所示，做7双与做7生成一个使能信号公化信号公tV在做7诞Ij来之前，使能反相器链，使 得OT信号进入反相器链；在做7诞Ij来之后，关闭反相器链节省大量功耗。理论研究发现， 的时间长度应该至少大于一个OT信号的周期，该样思沪厥f反相器链各点进行采样时， 才不会出现未知信号。一般而言，我们取m间长度为1.5被OT酌周期。
[0013] 本发明中，同步器是使得整个系统有一个统一的时钟，一般采用OT采样参考时 钟做7巧，生成系统时钟07?。一般而言，做7巧在几十MHz,而紐唯几細Z。传统的多个D触 发器串联的同步器方案，会消耗大量功耗。图3显示了采用口控技术的同步器，由D触发器 A、D触发器B和或口组成，其中，D触发器B是主采样器，D触发器A和或口构成口控信号 生成器。做升沿到来后，D触发器A和或口才会让Cf赃入D触发器B的时钟端，此时 Cf烧成对做'创的采样，生成07?。完成采样后，D触发器A和或口将阻止Cf赃入D触发 器B的时钟端，用W节省功耗。该种同步器，不会有电路工作在几GHz,所W能节省功耗。另 夕F，因为O'树?思况说采样是在思况；稳定后才进行的，所W该同步器不会有亚稳态发生。
[0014] 但是，"口控时钟"技术可能导致：07?并不是对齐下一个而是下下个如 图4所示。该是由于D触发器A和或口的延时导致了死区（dead zone)。于是，本发明设 置了一个采样、校准模块，其中使用一个校准算法，用于对采样计数的校准；具体校准方法 如下： (1) 当TDC的输出e/j、于某一个阔值时，则判定为做城远离该时产生的07?会 对齐最近的OT上升沿，采样正确，如图4 (a); (2) 当TDC的输出e,大于某一个阔值时，则判定为做7胡自常靠近CKV，该时产生的07? 会对齐下下个OT。因此，高速计数器的计数值会比正常值多1，因此，需要减掉该个1，如图 4 (b)。
[0015] 为了解决TDC中低频采样高频所造成的亚采样，本发明中，泣TDC的D触发器采用 具有更低建立时间的灵敏放大器型D触发器;魯做7田对SAFF采样后，07?会再采样一次。 我们使掛踊勺上升沿远离做Fi^-定距离，即；让54。。有更多的时间在07(到来之前产生正 确的数值。一般而言，OTt远离做'/巧8个OT酌周期时间即可。目P ;图3中采用8个D触 发器B串联，如图1中同步器电路。
【主权项】
1. 一种超低功耗且无亚稳态的频率数字转换器，其特征在于包括：采用"思沪上升沿 预测"技术的时间数字转换器及其归一化模块、采用口控时钟的同步器、高速计数器、采样 和校准模块，W及差分器；其中： 所述采用"思巧上升沿预测"技术的时间数字转换器，其结构包括：传统时间数字转换 器和思沪上升沿预测模块；传统时间数字转换器包含；反相器链、灵敏放大器D触发器；传 统时间数字转换器用于在每个系统时钟周期给出输入高频信号Cf巧目位信息的小数部分； 思沪上升沿预测模块用于预测参考时钟思沪到来的电路； 当高频待测信号〇^啸^入时，每一个时钟（〇斯周期，时间数字转换器将记录〇饰勺相 位信息的小数部分化k。，高速计数器用于记录CAT酌相位信息的整数部分/巧。t，该两部分 组成完整的相位信息，再通过差分器将相位信息转化成频率信息化Ffb;同步器使用采 样《思巧导到统一的系统时钟07?，供时间数字转换器，采样、校准模块用于对OT酌相位信 息进行采样，并对采样计数进行校准；高速计数器和差分器使用，W使得各个模块拥有统一 的时钟。
2. 根据权利要求1所述的频率数字转换器，其特征在于所述采用口控时钟的同步器， 由D触发器A、D触发器B和或口组成，其中，D触发器B是主采样器，D触发器A和或口构 成口控信号生成器；思沪口上升沿到来后，D触发器A和或口才会让Cf赃入D触发器B的时 钟端，此时Cf烧成对做'创的采样，生成07?，?完成采样后，D触发器A和或口阻止Cf赃入 D触发器B的时钟端，用W节省功耗。
3. 根据权利要求1所述的频率数字转换器，其特征在于所述采样、校准模块，其中使 用一个校准算法，用于对采样计数的校准；具体校准方法如下： (1) 当TDC的输出e/j、于某一个阔值时，则判定为做城远离该时产生的07?会 对齐最近的OT上升沿，采样正确； (2) 当TDC的输出e,大于某一个阔值时，则判定为做7胡自常靠近CKV，该时产生的07? 会对齐下下个or,高速计数器的计数值会比正常值多1，因此，减掉该个1。
【专利摘要】本发明属于频率数字综合器技术领域，具体为一种超低功耗且无亚稳态的频率数字转换器。其结构包括：采用“REF上升沿预测”技术的时间数字转换器及其归一化模块、采用门控时钟的同步器、高速计数器、采样和校准模块，以及差分器；本发明利用“门控时钟”技术降低同步器的功耗，利用“参考时钟上升沿预测”技术降低时间数字转换器的功耗；并提出防止时间数字转换器亚稳态和同步器亚稳态原则，提出超低功耗同步器“校准算法”，从而得到超低功耗且无亚稳态的频率数字转换器。
【IPC分类】H03L7-08
【公开号】CN104639159
【申请号】CN201510049433
【发明人】李巍, 胡诣哲
【申请人】复旦大学
【公开日】2015年5月20日
【申请日】2015年1月31日