一种基于时钟调相的高速数字信号采集系统的制作方法
【专利说明】一种基于时钟调相的高速数字信号采集系统
[0001]
技术领域
[0002]本发明属于一种高速数字信号采集系统，具体是一种以低频率时钟对高频率数字信号时行采集的系统。
【背景技术】
[0003]数字信号采集系统是电子信息及通信方面应用中的重要组成部分，广泛应用于国防、航天、遥感等诸多领域。现有技术中，若自主构建高速采集电路，则存在设计不够灵活，成本$父尚，实现复杂等缺点。
[0004]发明专利高速采样架构(专利号:200680007612.7)，该专利采用电容电阻等模拟器件进行时钟调相，且不可编程，相位调整的精度及灵活性比较欠缺。
【发明内容】
[0005]本发明的目的是为克服现有方法的不足之处，提出一种在低速时钟下对高速数字信号进行采集的方法，通过对低频时钟进行多次调相后，对高速数字信号进行采集。将低速时钟实现对高速数字信号的采集变为可能。
[0006]为实现低速时钟采集高速数字信号，本发明的技术方案是:一种基于时钟调相的高速数字采集系统，实现由低频率匕的时钟对高速率F:的数字信号进行采集。
[0007]所述的采集系统由同步复位模块、Μ级时钟调相模块及Μ级采样模块三部分组成。
[0008]所述的模块一为同步复位模块，其可对输入时钟和输入信号进行同步，以确保数据不丢失、使Μ级采样器中的寄存器采集到稳定的数字信号。并可以对整个系统进行复位；
所述的模块二为Μ级时钟调相模块，其输入为低频采样时钟，输出多级调相时钟。该模块由多级时钟相位调相模块级联而成；
所述的模块三为采样模块，Μ级时钟调相模块输出的Μ级调相时钟分别对应Μ级采样器中寄存器的输入时钟，在各级时钟的上升沿，对输入信号进行采样。Μ级调相时钟驱动寄存器采集不同时刻的输入信号。从而完成对输入数字信号的高速采集。
[0009]所述的同步复位模块可对输入数据和输入时钟进行同步，以确保数据不丢失，并在采样模块进行采样时，确保数据处于稳定状态，以提高数据采集的正确性和抗干扰能力。并可通过外部输入对整个系统进行复位，提高系统的稳定性。
[0010]所述的Μ级时钟调相模块由Μ个基本时钟调相模块级联而成。每个基本时钟调相模块由锁相环和若干个基本时钟相位调相单元级联而成。锁相环对时钟相位进行粗调，基本时钟相位调相单元对时钟相位进行细调。前一级基本时钟相位调相单元的输出为后一级基本时钟相位调相单元的输入，最后一级的基本时钟相位调相单元的输出即为该时钟调相模块的输出。
[0011]每个基本时钟调相电路的锁相环及基本时钟相位延时单元的个数可以灵活设置。即锁相环电路可以选择为使用或不使用，基本时钟相位延时单元的个数可以根据系统要求选择1~N个，N由实际电路资源决定。
[0012]所述的采样模块由Μ级寄存器组成。每个寄存器的数据输入端连接输入数字信号。寄存器的输入时钟分别对应调相模块输出的Μ级调相时钟。
[0013]所述的采样模块，Μ个寄存器可以利用FPGA内部基本单元实现，由调相后的时钟及同步复位模块进行控制。
[0014]所述的基本时钟相位调相单元由FPGA内部的查找表实现。利用查找表的固定时间延时对时钟进行相位调整。
[0015]本发明与现有技术相比，其显著优点为:与通常所采用的信号采集电路不同，本发明提供的电路仅使用FPGA即可实现以低速时钟对高速数字信号进行采集。经过调相的时钟相当于将原时钟信号的频率提高了 Μ，因此可以采样远高于自身频率的高速信号。本发明提出的高速采集系统与其它同类方式相比，成本大大降低，且具有设计易实现及灵活度高等优点。
【附图说明】
[0016]图1为本发明系统结构示意。
[0017]图2为本发明尚速米样结构不意图。
[0018]图3为本发明时钟调相延时模块示意图。
[0019]图4为本发明查找表延时模块示意图。
[0020]图5为本发明Μ级采样器模块示意图。
[0021]图6为本发明低速时钟采集高速数字信号时序示意图。
【具体实施方式】
[0022]下面结合附图对本发明做进一步的详细说明。
[0023]本发明基于时钟调相的高速数字信号采集系统，其实现结构由同步复位模块、Μ级时钟调相模块及Μ级采样器模块三部分组成。其实现结构如图1所示。
[0024]其中高速数字信号采集系统的具体结构，如图2所示，Μ级时钟调相模块输出的调相时钟与Μ级采样器的输入端相连，Μ级采样器可输出并行信号，用于后续的数字信号处理。
[0025]下面对各模块进行详细介绍:
时钟调相延时模块如图3所示，锁相环可对输入时钟相位进行粗调。若干个基本时钟调相延时单元级联可实现对时钟相位的精确调整。
[0026]每个基本时钟调相电路的锁相环及基本时钟相位延时单元的个数可以灵活设置。即锁相环电路可以选择为使用或不使用，基本时钟相位延时单元的个数可以根据系统要求选择1~Ν个，Ν由实际电路资源决定。
[0027]Μ级时钟调相模块的第一级输入为输入时钟，后续的Μ-1级输入为上一级时钟调相模块的输出，每一级调相之后的时钟输出分别为Clkl、Clk2…Clkm。各级时钟分别输出给Μ级采样器中寄存器的时钟输入端。通过对输入时钟信号进行Μ级调相，可以得到Μ个不同相位的时钟信号，即可以得到原时钟的Μ倍频的时钟信号。由此可以实现对高速输入信号的可靠米样。
[0028]查找表延时模块如图4所示，每个查找表对输入信号的固定延时为lOOps。例如:输入的时钟为100MHz，，即每个时钟周期为10ns。若将时钟经过10个查找表级联的基本时钟调相延时单元，则可对输入时钟延时Ins。通过查找表对输入信号的精确延时完成对时钟相位的调整。
[0029]Μ级采样器模块如图5所示，由Μ个寄存器组成，复位信号均为同步复位的输出，数据输入端为需要采集的高速数字信号。寄存器的时钟为Μ级时钟调相模块的输出。各级寄存器的输出即为采集后的输出信号。
[0030]低频率时钟经过调相后采集高速数字信号时序如图6所示。在Clkl、Clk2…及Clkm上升沿时，触发Μ级采样器中的寄存器，采集该时刻的数字信号，即可完成利用低频率时钟对高速数字信号的采集。
【主权项】
1.一种基于时钟调相的高速数字信号采集系统，其特征在于:实现由低频率Fs的时钟对高速率匕的数字信号进行采集，该采集系统包括同步复位模块、时钟调相模块及采样模块； 模块一，同步复位模块，对输入时钟和输入信号进行同步，并可对整个系统进行复位； 模块二，Μ级时钟调相模块，模块输入为低频率采样时钟Fs，输出为多级经过调相的采样时钟，该模块由锁相环及基本时钟相位延时单元构成； 模块三，米样模块，时钟调相模块输出的Μ级调相时钟输入到米样器模块中，并分别作为Μ级寄存器的采样时钟信号，在各级时钟上升沿，对输入信号进行采样；在Μ级调相时钟的驱动下，Μ级寄存器采集不同时刻的输入信号，从而完成对输入数字信号的高速采集。2.根据权利要求1所述的基于时钟调相的高速数字信号采集系统，其特征在于:模块二中所述的Μ级时钟调相模块由Μ个基本时钟调相模块级联而成，每个基本时钟调相模块由锁相环和若干个基本时钟相位调相单元级联而成；锁相环对时钟相位进行粗调，基本时钟相位调相单元对时钟相位进行细调；前一级基本时钟相位调相单元的输出作为后一级基本时钟相位调相单元的输入，最后一级的基本时钟相位调相单元的输出即为该时钟调相模块的输出。3.根据权利要求1所述的基于时钟调相的高速数字信号采集系统，其特征在于:模块三中所述的采样模块由Μ级寄存器组成，Μ个寄存器的输入时钟与时钟调相模块的输出 对应，在各个调相时钟下，Μ级寄存器米样输入高速信号。4.根据权利要求1所述的基于时钟调相的高速数字信号采集系统，其特征在于:输入信号的速率为Fi，输入采集时钟的频率为Fs，Fi/F,的值由Μ以及每个时钟相位调相模块中的调相值决定。5.根据权利要求1或2所述的基于时钟调相的高速数字信号采集系统，其特征在于:所述基本时钟相位调相单元由FPGA内部的查找表实现对时钟相位的精确调整；信号从查找表的输入到输出的延时为lOOps，即通过一个或多个查找表，经过延时，即可完成对时钟相位的精确调整。6.根据权利要求2所描述的基于时钟调相的高速数字信号采集系统，其特征在于??每个基本时钟调相电路中的锁相环电路及基本时钟相位延时电路的个数可以设置，即锁相环电路可以选择为使用或不使用，基本时钟相位延时电路的个数可以根据系统要求选择1~N个，N由实际电路资源决定。
【专利摘要】本发明公开一种基于时钟调相的高速数字信号采集系统。该系统由同步复位模块、时钟调相模块及采样模块三部分组成。输入时钟经时钟调相模块输出M级经过调相的时钟，M级调相时钟输入采样模块，在各级调相时钟上升沿，采样模块可以对输入数据进行采集。本发明可通过FPGA编程及布局布线时钟约束技术实现时钟相位的精确控制，从而完成以低频时钟对高速数字信号的采集功能。本系统具有精度高、速度快、稳定性好、电路设计简单、通用性强等特点。
【IPC分类】H03M1/12
【公开号】CN105306058
【申请号】CN201510734091
【发明人】李洪涛, 李康, 朱晓华, 顾陈, 席峰, 朱璨, 侍宇峰, 陈胜垚, 王海青, 胡恒
【申请人】南京理工大学
【公开日】2016年2月3日
【申请日】2015年10月30日