校准双端口锁相环路的系统及方法
【专利摘要】本公开涉及校准双端口锁相环路的系统及方法。本公开提供了锁相环路(PLL)，该锁相环路包括高端口校准控制模块(116)，该高端口校准控制模块被配置为：将压控振荡器(VCO)的输入调制值校准(208)到第一调制值，该第一调制值导致所述VCO的输出信号具相对于初始输出频率的正频率变化；以及在第一累积时间段之后捕获(210)所述输出信号的正频率值。所述高端口校准控制模块还被配置为：将所述VCO的输入调制值校准(212)到负调制值，该负调制值导致所述输出信号具有相对于所述初始输出频率的负频率变化；在第二累积时间段之后捕获所述输出信号的负频率值；以及基于正频率值和负频率值之间的差计算校准缩放因子。
【专利说明】
校准双端口锁相环路的系统及方法
技术领域
[0001 ]本公开通常涉及锁相环路，更确切地说涉及校准双端口锁相环路。
【背景技术】
[0002]当所需要的频率调制远远超过锁相环路环路带宽的时候，具有双端口调制的锁相环路(PLL)被广泛用于射频收发器。例如在2.4GHz频段内，大多数通信部署/标准通常以作为基带符号速率的倍数的调制注射速率使用1-1OOkHz范围内的频率偏差(S卩，Zigbee: 土500kHz;蓝牙低能耗(BLE):高达±250kHz等等)，该调制注射速率是。例如，Zigbee有2MHz的码片速率并且BLE有IMHz的符号速率，但是PLL的输入可以以参考时钟导出速率(例如，16-48MHz)被施加。宽调制带宽需要使用双端口调制，它使PLL调制速率独立于PLL环路带宽，但要求非常高稳定性的信道频率。由于基于PLL的RF频率生成中有若干噪声源，所以高稳定性要求对PLL环路带宽设置了上限。
[0003]在双端口调制PLL中，大部分调制通过高端口(high port)直接注入压控振荡器(VCO)，其中该调制按照瞬时VCO电容(或变容二极管控制电压)被缩放到频率传递函数。
[0004]到VCO输出频率偏差增益(Kmod)的VCO调制命令是频率(或箱式电容(tankcapacitance))以及过程、电压和温度(PVT)变化的函数。为了使VCO直接调制不受瞬时VCO电容-频率传递函数的影响以及避免随PVT变化的精度变化，高端口调制可以使用一组非常细地量化的数字可切换变容二极管(具有微微微法拉(atto-Farads)的电容)实现。在这样的布置中，如果精确地知道高端口变容二极管的频率步长(或Kmod)，就可以精确地实现数字调制，从而就可以精确地计算出实现频率调制命令所需的变容二极管的数量。对于现代连接标准，发射机调制性能要求暗示了在标称条件下对kmod增益评估要优于1-2%的标称精度，但是在最坏情况的条件下需要优于5%。
【附图说明】
[0005]本公开通过举例的方式说明并且不要被附图所限制，在附图中类似的参考符号表示类似的要素。附图中的要素是为了简便以及清晰而示出的，不一定按比例绘制。
[0006]图1是锁相环路(PLL)的实施例的方框图。
[0007]图2是用于校准图1的PLL的高端口调制器的方法的流程图。
[0008]图3是时间历程图，该图显示了图1的PLL的高端口校准期间的操作的4个不同时间段的例子。
[0009]图4是可以用于图1的PLL的高端口调制校准控制器的状态图。
[0010]图5是显示了图1的双端口PLL的频率响应图的例子的图表。
【具体实施方式】
[0011]公开系统和方法的实施例是为了通过使用稳健的两步调制测量方法估计压控振荡器(VCO)调制组最低有效位(LSB)，并将压控振荡器(VCO)调制组最低有效位(LSB)校准到锁相环路(PLL)中的频率增益。高端口调制器(HPM)校准在每个传输或一系列传输之前进行，以确定在一个或多个传输频率和有效过程、电压和温度(PVT)条件下的VCO调制频率增益的值。HPM校准因子是在两个步骤中确定的:将HPM电容器阵列设置到正和负频率值；以及在一段时间内测量每个值处的传输器的频率响应。在查找表内使用正频率点和负频率点之间的所得差来确定HPM校准因子。
[0012]图1是PLL100的实施例的方框图，该PLL 100包括鉴频鉴相器102、环路滤波器104、压控振荡器(VCO) 106、可编程分频器108、加法节点110、乘法节点114、高端口调制校准控制器116、高端口调制器118、频率计数器120以及粗调控制器122 JCO 106生成了输出信号(RF_0UTPUT)，其频率是由从高端口调制器118和环路滤波器104施加给VCO 106的输入的信号决定的。虽然显示了压控制振荡器，但是也可以使用其它类型的可控振荡器。PLL 100可被实施为半导体装置内的集成电路并且用于各种类型的电子系统，诸如恒包络收发器、极性无线电传输器或其它合适的器件。
[0013]VCO 106的RF_0UTPUT信号由放置在PLL 100的反馈路径中的可编程分频器108进行采样。RF_0UTPUT信号的频率由可编程分频器108来下分频，并且分频信号被施加给鉴频鉴相器102的输入，其中相位与施加给鉴频鉴相器102的另一输入的参考频率的相位进行比较。参考频率可由稳定的参考发生器(例如晶体振荡器)来提供。应指出，鉴频鉴相器102可以被设计用于比较信号的其它分量，诸如频率或频率和相位两者。
[0014]鉴频鉴相器102产生与所比较的信号的相位和/或频率的差相关的误差信号，并且确定是否需要升高或降低输入信号的工作频率以与这些输入信号的相位匹配。
[0015]鉴频鉴相器102的输出是由环路滤波器104通过衰减鉴频鉴相器102的输出的高频分量而处理的，该滤波器可例如是无源低通滤波器。被环路滤波器104所处理的鉴频鉴相器102的输出随后被作为控制输入信号施加给VCO 106，以控制VCO输出信号RF_0UTPUT的频率。以这种方式，RF_0UTPUT信号被锁相到所述稳定的参考频率，这意味着当参考频率保持恒定时，已调信号的中心频率不变化。RF_0UTPUT信号被提供给频率计数器120和可编程分频器108。
[0016]到Σ-Δ调制器112的输入是由加法节点110所提供的目标频率和传输调制信号的和。Σ-Δ调制器112控制了可编程分频器108的分数分频。可编程分频器108将RF_0UTPUT信号用来自Σ-Δ调制器112的输出进行分频。分频的频率由此与参考频率进行比较，从而形成锁相环路。来自环路滤波器104的精细模拟控制进一步调谐VCO 106的输出频率。校准的调制值能够导致VCO 106的输出处的高端口调制频率响应，该频率补充了 VCO 106的输出处的低端口调制频率响应。
[0017]频率计数器120确定RF_0UTPUT信号的频率，并且向高端口调制校准控制器116提供所测量的频率。所测量的频率被用于确定缩放因子，该缩放因子被提供给乘法节点114。来自节点114的传输调制输入和校准缩放因子的积被提供给高端口调制器118。校准的调制从高端口调制器118提供给VCO 106以减小所期望的传输调制和RF_0UITUT信号之间的误差。高端口调制校准控制器116基于在给定模式下的操作的相位和操作模式来控制频率计数器120的操作和复位。
[0018]粗调控制器122可以被用于校准VCO 106。在粗调期间，粗调控制器122可以使用二分搜索或其它合适的操作以将VCO 106粗调到所期望的频率的限度内。来自粗调控制器122的频率调谐调整可以被施加给VCO 106。
[0019]参考图1和图2，图2是用于校准图1的PLL 100的高端口调制器118的方法200的流程图。过程202包括设置所期望的频率参数，例如用于粗调的频率目标。高端口调制器118可以包括多个调制步阶，每个调制步阶对应于VCO输出的频率偏差，并且校准缩放因子被配置为将一个或多个调制步阶映射到VCO输出的精确频率偏差。过程204包括将高端口调制设置为调制范围的中间或中心值。例如，如果高端口调制器118中的变容二极管阵列具有256个可能的步阶，那么中心值可以是与设置在步阶128处的变容二极管关联的调制。
[0020]过程206包括粗调VCO106。在粗调期间，可以使用二分搜索或其它合适的操作通过使用所述中心调制值来将VCO 106调谐到目标频率的限度内。
[0021]一旦执行了粗调，过程208包括等待预定时间量，该预定时间量足够允许粗调设置时间稳定。频率计数器120也可以被复位为初始值，诸如零。过程208还包括设置大于中心调制值的调制范围的正步阶或值(HPM_P)。例如，使用具有256个可能步阶的变容二极管阵列，正步阶可以被设置为128和256之间的值。过程210包括将高端口调制设置为调制范围的正步阶值以及确定来自VCO 106的RF_0UTPUT信号的频率(FREQ_P)。
[0022]一旦执行了过程210，过程212包括等待预定时间量，该预定时间量足够允许RF_OUTPUT时间稳定。频率计数器120也可以被复位为初始值，诸如零。过程212还包括设置小于中心调制值的调制范围的负步阶或值(HPM_N)。例如，使用具有256个可能步阶的变容二极管阵列，负步阶可以被设置为O和128之间的值。过程214包括将高端口调制设置为调制范围的负步阶值以及确定来自VCO 106的RF_0UTPUT信号的频率(FREQ_N)。
[0023]一旦执行了过程216，过程218包括计算正调制值和负调制值处RF_0UTPUT信号的频率差(AF)，并且用该差除以用于确定频率的时间段，该时间段还被称为累积时间。当负测量在正测量之前进行的时候，所述差是两个频率偏差测量点之间的绝对频率差。
[0024]过程220包括计算高端口调制器118的调制分辨率，该调制分辨率是调制器118中的调制范围的最低有效位的值。所述调制分辨率(还被称为调制器的增益(Kmod))可以通过将频率变化(Δ F)除以调制范围的正值(HPM_P)和调制范围的负值(HPM_N)之间的差的绝对值来确定。
[0025]过程222包括确定在乘法节点114处被施加给传输调制的校准缩放因子。例如，校准缩放因子(SF)可以通过将低端口调制分辨率除以高端口调制分辨率(Kmod)来确定。低端口调制分辨率一般等于参考频率除以2n，其中η是低端口命令字中数字位的数量。校准缩放因子被用于将输入调制值校准到校准的调制值，该校准的调制值使得VCO 106的输出信号具有在PLL 100所锁定的目标频率附近的精确频率偏差。
[0026]过程224包括在正常操作期间将校准缩放因子存储在表内以供访问。该缩放因子被用于在每个传输之前校准高端口调制器118，并且因为它可以被动态计算，所以缩放因子补偿了在当前操作条件下的过程、电压和温度的变化。
[0027]参照图1和图3，图3是时间历程图，该图显示了在校准图1的PLL 100的高端口调制器118期间的4个不同时间段的操作的例子。在粗调时间段的开始，对VCO 106进行粗调操作。在粗调期间，二分搜索或其它合适的操作可以通过使用中心调制值被用于将VCO 106调谐到目标频率的限度内。
[0028]在标记为高端口(HP)校准步骤I的第二时间段的开始，通过使用在图2的过程210中选择的正调制值(HPM_P)来操作高端口调制器118。
[0029]在标记为高端口(HP)校准步骤2的第三时间段的开始，通过使用在图2的过程214中选择的负调制值(HPM_N)来操作高端口调制器118。在高端口(HP)校准步骤I和2期间，PLL100的频率响应由频率计数器120测量。正频率点和负频率点之间的所得差在查找表内使用或被高端口调制校准控制器116内的另一合适的技术采用以确定校准缩放因子，在PLL 100的后续操作期间，该缩放因子被用于乘法节点114处。
[0030]随后开始了第四时间段，在此期间，PLL100试图在允许的容差内锁定于目标频率。在第四时间段的结束，PLL 100确定PLL 100是否已锁定于目标频率。如果频率锁定操作成功，则收发器100进入正常操作。如果频率锁定操作不成功，则信号可以被发送到控制器或处理器(未显示)，表明PLL 100未能实现频率锁定。
[0031]图4是可以用于图1的PLL的高端口调制校准控制器116的状态图。当校准使能信号被置位的时候，PLL 100从无线电校准等待状态402转换到粗调VCO状态。当完成粗调的时候，PLL 100从粗调V⑶状态404转换到状态406以设置高端口正调制频率HPM_P。状态406转换到状态408以复位正频率计数器值(C0UNT_P)。在选择以允许PLL 100稳定的可编程时间量之后，状态408转换到状态410以开始计数在高端口正调制频率HPM_P处的PLL 100的频率响应。在选择以计数正调制频率HPM_P的可编程时间量之后，状态410转换到状态412以捕获在计数时间段的结束处的正调制频率HPM_P。
[0032]当捕获了正调制频率时候，PLL100从状态412转换到状态414以设置高端口负调制频率ΗΡΜ_Ν ο状态414转换到状态416以复位负频率计数器值(C0UNT_N)。在选择以允许PLL 100稳定的可编程时间量之后，状态416转换到状态418以开始计数在高端口负调制频率HPM_N#的PLL 100的频率响应。在选择以计数负调制频率HPM__^可编程时间量之后，状态418转换到状态420以捕获在计数时间段的结束处的负调制频率HPM_N。在捕获负调制频率HPM_N之后，状态420转换到状态422以通过使用计数时间、累积数组大小以及来自频率计数器120的正频率计数值和负频率计数值之间的计数差来确定高端口调制校准缩放因子，正如图2中的过程218到过程222所显示的。
[0033]图5是显示了图1的PLL100的高端口和低端口的频率响应图500的例子的图表。PLL 100的一个目的是再现无失真的传输调制信号。注意，图5不是传统的滤波器响应，在传统的滤波器响应中，y轴是以dB为单位的信号振幅响应，X轴表示数据路径带宽。相反，y轴是对PLL输入处的频率命令的频率幅度响应(具有正确的调制比例)，而X轴是频率调制命令的带宽。
[0034]理想上，PLL 100在PLL 100使用的调制命令的带宽上输出零dB的均匀(平坦)频率幅度响应。零dB线对应于VCO输出处的频率偏差，VCO输出处的频率偏差等于由调制缩放因子缩放的PLL的频率命令的结果。也就是说，PLL/VC0输出处的所期望频率偏差的再现没有误差。注意，调制缩放因子和分辨率通常对于低端口和高端口调制来说是不同的。
[0035]频率响应图500显示了从接近DC(零频率)到大约1kHz的范围的调制频率处的OdB幅度处的低端口频率响应502。在1kHz，响应502从OdB指数衰减到大约100kHz处的-50dB。
[0036]为了处理大于1kHz的频率，高端口调制被用于PLL 100，对于高端口调制缩放因子的误差小于零误差、等于零以及大于零的高端口调制，响应504、506和508被示出。高端口频率响应504、506、508在低调制频率处具有类似的响应，从10Hz的调制频率处的-30线性变化到大约15kHz的调制频率处的大约_20dB。在大约15kHz到160kHz的调制频率之间，响应504、506、508是非线性，其中响应504达到大约-8dB的稳定响应，响应506达到大约OdB的稳定响应，并且响应508到达大约5dB的稳定响应。响应504、506、508保持在它们各自的稳定状态幅度，直到大约175MHz为止，响应504、506、508在大约175MHz处非线性地减少至大约I OGHz的调制频率处的-60dB。
[0037]响应504和508表明在不使用正确缩放因子时，会出现传输调制信号的失真，而被适当校准的缩放因子将消除传输调制信号的失真。高端口调制校准在每个传输之前进行，以确定当前传输频率和PVT条件下的缩放因子的值。
[0038]HPM校准因子可以通过两步骤确定:将HPM电容器阵列设置到最小和最大范围；以及在每个范围计算一段时间。所得计数差可以在查找表内使用以确定HPM校准因子。注意，在某些情况下，高端口调制器118中的调制阵列的子集可以被用于校准。在这种情况下，校准的最小/最大范围将不对应于调制阵列的末端。
[0039]到目前为止，应了解，在一些实施例中，已经提供了用于恒包络调制传输器的锁相环路(PLL)(10)，该锁相环路可以包括:压控振荡器(VC0)(106)，被配置为产生具有可变频率的输出信号;高端口调制器(118)，被配置为基于输入调制值向所述VCO注入调制信号(数字或模拟/电流或电压/DAC);以及高端口校准控制模块(116)，被配置为将所述输入调制值校准(208)到第一调制值，该第一调制值导致所述输出信号具有相对于初始输出频率的正频率变化，在第一累积时间段之后捕获(210)所述输出信号的正频率值，将所述输入调制值校准(212)到第二调制值，该第二调制值导致所述输出信号具有相对于所述初始输出频率的负频率变化，在第二累积时间段之后捕获(214)所述输出信号的负频率值，并且基于所述正频率值和负频率值之间的差计算校准缩放因子。
[0040]另一方面，所述高端口调制器可以包括多个调制步阶，每个调制步阶可以对应于VCO输出的一个频率偏差，以及所述校准缩放因子可以被配置为将一个或多个调制步阶映射到VCO输出中的精确频率偏差。
[0041]另一方面，所述校准缩放因子可以被配置为将所述输入调制值校准到校准的调制值，该校准的调制值导致所述VCO的所述输出调制信号具有在所述PLL锁定的目标频率附近的精确频率偏差。
[0042]另一方面，所述PLL还可以包括被配置为接收低端口调制值的Σ-Δ调制器(112)，该低端口调制值在VCO输出处导致低端口调制频率响应，以及所述校准的调制值在VCO输出处导致与VCO输出处的所述低端口调制频率响应互补的高端口调制频率响应。
[0043]另一方面，所述高端口校准控制模块(116)可以通过进一步被配置为进行以下处理来被配置为计算所述校准缩放因子:计算(216)等于第一调制值和第二调制值之间的差的调制值的变化(|HPM_P-HPM_N| );计算(218)等于正频率值和负频率值之间的差的输出频率的变化(A f);计算(220)等于输出频率的变化除以调制值的变化的校准分辨率(Kmod);以及计算(222)等于低端口调制分辨率除以校准分辨率(Kmod或高端口调制分辨率)的校准缩放因子(SF)。所述低端口调制分辨率可以等于参考频率除以作为以2为底得到的幂数的在低端口调制器中可用的调制步阶的数量(例如，提供给Σ-Δ调制器的低端口命令字中的位的数量)。
[0044]另一方面，所述PLL还可以包括频率计数器(120)，该频率计数器被配置为记录所述输出信号的频率值，所述高端口校准控制模块通过被进一步配置为进行以下处理来被配置为捕获所述正频率值和负频率值:读取在第一累积时间段期间由所述频率计数器累积的第一计数(COUNT_P)，所述正频率值可以等于第一计数除以第一累积时间段；以及读取在第二累积时间段期间由所述频率计数器累积的第二计数(COUNT_N)，所述负频率值可以等于第二计数除以第二累积时间段。
[0045]另一方面，所述PLL还可以包括一个被配置为粗调(206)所述VCO的粗调校准模块，所述粗调校准模块导致所述初始输出频率在目标频率的频率阈值内，所述高端口校准控制模块还可以被配置为在所述粗调之前将所述输入调制值校准(204)到中心调制值。所述中心调制值可以在第一调制值和第二调制值之间，可以在将所述输入调制值校准到第一调制值和第二调制值之前执行所述粗调。
[0046]另一方面，在所述中心调制值和第一调制值之间的第一多个调制步阶可以等于在所述中心调制值和第二调制值之间的第二多个调制步阶。
[0047]另一方面，在所述中心调制值和第一调制值之间的第一多个调制步阶可能不等于在所述中心调制值和第二调制值之间的第二多个调制步阶。
[0048]另一方面，第一调制值和第二调制值可以通过多个调制步阶分开，并且所述多个调制步阶可以包括尚达尚端口调制器中可用的调制步骤的最大数量。
[0049]另一方面，所述高端口校准控制模块还可以被配置为计算与所述校准缩放因子关联的多个频率缩放因子。所述多个频率缩放因子中的每个可以对应于多个参考频率中的一个，所述多个参考频率中的每个可以被配置为用作给所述VCO的输入控制频率，以及将所述多个频率缩放因子存储在查找表中。
[0050]另一方面，所述正频率值和负频率值以及所述VCO的当前参考频率之间的差可以被用于在所述查找表内查找关联的校准缩放因子和关联的频率缩放因子。
[0051]另一方面，所述高端口调制器可以包括由数模转换器(DAC)构成的组和可切换变容二极管组中的一个。
[0052]另一方面，所述调制信号包括多个信号。
[0053]在另一个实施例中，集成电路装置可以包括包含锁相环路(PLL)的传输器，该锁相环路可以包括高端口校准控制模块，所述高端口校准控制模块被配置为:将压控振荡器(VCO)的输入调制值校准(208)到第一调制值，该第一调制值导致所述VCO的输出信号具有相对于初始输出频率的正频率变化;在第一累积时间段之后捕获(210)所述输出信号的正频率值;将所述VCO的所述输入调制值校准(212)到第二调制值，该第二调制值导致所述输出信号具有相对于所述初始输出频率的负频率变化;在第二累积时间段之后捕获(214)所述输出信号的负频率值，以及基于所述正频率值和负频率值之间的差计算校准缩放因子。
[0054]另一方面，所述校准缩放因子可以被配置为将所述输入调制值校准到校准的调制值，该校准的调制值导致所述VCO的所述输出信号具有在所述PLL所锁定的目标频率附近的准确频率偏差。
[0055]另一方面，所述PLL还可以包括Σ-Δ调制器(112)，所述Σ-Δ调制器被配置为接收低端口调制值，该低端口调制值在VCO输出处导致低端口调制频率响应。所述校准的调制值可以在VCO输出处导致与VCO输出处的所述低端口调制频率响应互补的高端口调制频率响应。
[0056]另一方面，所述PLL还可以被配置为:计算(216)等于第一调制值和第二调制值之间的差的调制值的变化(|HPM_P-HPM_N|);计算(218)等于所述正频率值和负频率值之间的差的输出频率(Af)的变化;计算(220)等于输出频率的变化除以调制值的变化的校准分辨率(Kmod);以及计算(222)等于低端口调制分辨率除以所述校准分辨率(Kmod或高端口调制分辨率)的所述校准缩放因子(SF)。所述低端口调制分辨率可以等于参考频率除以作为以2为底得到的幂数的在低端口调制器中可用的调制步阶的数量(例如，提供给Σ-△调制器的低端口命令字内的位的数量)。
[0057]在另一个实施例中，操作锁相环路(PLL)的方法可以包括:将所述PLL的压控振荡器(VCO)的输入调制值校准(208)到第一调制值，该第一调制值导致所述VCO的输出信号具有相对于初始输出频率的正频率变化;在第一累积时间段之后捕获(210)所述输出信号的正频率值;将所述VCO的所述输入调制值校准(212)到第二调制值，该第二调制值导致了所述输出信号具有相对于所述初始输出频率的负频率变化；(214)在第二累积时间段之后捕获所述输出信号的负频率值；以及基于所述正频率值和负频率值之间的差计算校准缩放因子。
[0058]另一方面，计算所述校准缩放因子还可以包括计算(216)等于第一调制值和第二调制值之间的差的调制值的变化(|HPM_P-HPM_N|);计算(218)等于所述正频率值和负频率值之间的差的输出频率的变化(A f);计算(220)等于输出频率的变化除以调制值的变化的校准分辨率(Kmod);以及计算(222)等于低端口调制分辨率除以所述校准分辨率(Kmod或高端口调制分辨率)的校准缩放因子(SF)。所述低端口调制分辨率可以等于参考频率除以作为以2为底得到的幂数的在低端口调制器中可用的调制步阶的数量(例如，提供给Σ-Δ调制器的低端口命令字中的位的数量)。
[0059]由于实现本公开的装置主要是由本领域技术人员已知的电子部件以及电路组成，所以电路细节不会在比上述认为有必要的程度更大的任何程度上进行解释，以对本公开的基本概念的理解以及认识并且为了不混淆或偏离本公开的教导。
[0060]此外，在说明书和权利要求书中的术语“前面”、“后面”、“顶部”、“底部”、“上面”、“下面”等等(如果有的话)是用于描述性的目的并且不一定用于描述永久性的相对位置。应了解，术语的这种用法在适当的情况下是可以互换的，使得本文描述的本公开的实施例例如能够在其它方面而不是本文所例示的或者以其它方式描述的方面操作。
[0061]上述一些实施例，如果适用的话，可通过使用各种不同的信息处理系统被实现。例如，虽然图1以及其讨论描述了示例性信息处理架构，但是提出该示例性架构仅仅是提供用于讨论本公开的各个方面的有用参考。当然，该架构的描述为了便于讨论已经被简化，并且它只是根据本公开可被使用的多种不同类型的适当架构中的一个。本领域技术人员将认识至IJ，逻辑块之间的界限仅仅是说明性的，并且替代实施例可以合并逻辑块或电路要素，或在各种逻辑块或电路要素上强加功能的替代分解。
[0062]因此，应了解本文描述的架构仅仅是示范的，并且事实上实现相同功能的很多其它架构可以被实现。从抽象的但仍明确的意义上来说，为实现相同功能的部件的任何布置是有效地“关联”的使得实现所期望的功能。因此，本文中为实现特定功能的而组合的任何两个部件可以被看作彼此“关联”使得实现所期望的功能，不论架构或中间部件如何。同样地，这样被关联的任何两个元件也可以被看作是彼此“可操作地连接”或“可操作地耦接”以实现所期望的功能。
[0063]此外，本领域技术人员将认识到上述描述的操作之间的界限只是说明性的。多个操作的功能可组合成单个操作，并且/或者单个操作的功能可分布在另外的操作中。而且，替代实施例可以包括特定操作的多个实例，并且操作的顺序可以在各种其它实施例中改变。
[0064]虽然本文中参照具体实施例描述了本公开，但是在不脱离以下权利要求书所陈述的本公开的范围的情况下，可以进行各种修改以及变化。因此，说明书以及附图要被认为是说明意义的而不是限制意义的，并且所有这些修改要包括在本公开的范围内。本文中关于具体实施例描述的任何好处、优点或问题的解决方案都不是要在被解释为任何或所有权利要求的关键的、必需的、或必要特征或要素。
[0065]本文所用的术语“耦接”不旨在限制为直接耦接或机械耦接。
[0066]此外，本文所用的术语“a”或“an”被定义为一个或多于一个。并且，在权利要求中所用的引导性短语(诸如“至少一个”以及“一个或多个”)不应该被解释为暗示通过不定冠词“a”或“an”引导的其它权利要求要素将包括这种引导的权利要求要素的任何特定权利要求限制为仅包括一个这样的要素的公开，即使当同一权利要求中包括引导性短语“一个或多个”或“至少一个”以及不定冠词(诸如“a”或“an”)时。这同样适用于定冠词的使用。
[0067]除非另有说明，诸如“第一”以及“第二”的术语被用于任意地区分这些术语描述的要素。因此，这些术语不一定表示这些要素的时间优先级或其它优先级。
【主权项】
1.一种锁相环路(PLL)，包括: 压控振荡器(VCO)，被配置为产生具有可变频率的输出信号； 耦接到所述VCO的高端口调制器，所述高端口调制器被配置为基于输入调制值向所述VCO注入调制信号；以及 高端口校准控制模块，被配置为: 将所述输入调制值校准到第一调制值，该第一调制值导致所述输出信号具有相对于初始输出频率的正频率变化， 在第一累积时间段之后捕获所述输出信号的正频率值， 将所述输入调制值校准到第二调制值，该第二调制值导致所述输出信号具有相对于所述初始输出频率的负频率变化， 在第二累积时间段之后捕获所述输出信号的负频率值，以及 基于正频率值和负频率值之间的差计算校准缩放因子。2.根据权利要求1所述的PLL，其中 所述高端口调制器包括多个调制步阶， 每个调制步阶对应于VCO输出中的一个频率偏差，并且 所述校准缩放因子被配置为将一个或多个调制步阶映射到VCO输出中的精确频率偏差。3.根据权利要求1所述的PLL，其中所述校准缩放因子被配置为将所述输入调制值校准到校准的调制值，该校准的调制值导致所述VCO的输出信号具有在所述PLL锁定的目标频率附近的精确频率偏差。4.根据权利要求3所述的PLL，其中 所述PLL还包括被配置为接收低端口调制值的Σ - Δ调制器，该低端口调制值在VCO输出处导致低端口调制频率响应，并且 所述校准的调制值在VCO输出处导致与VCO输出处的低端口调制频率响应互补的高端口调制频率响应。5.根据权利要求1所述的PLL，其中所述高端口校准控制模块通过被进一步配置为进行以下处理来被配置为计算所述校准缩放因子: 计算等于第一调制值和第二调制值之间的差的调制值的变化； 计算等于正频率值和负频率值之间的差的输出频率的变化； 计算等于输出频率的变化除以调制值的变化的校准分辨率；以及 计算等于低端口调制分辨率除以校准分辨率的校准缩放因子， 其中所述低端口调制分辨率等于参考频率除以作为以2为底得到的幂数的在低端口调制器中可用的调制步阶的数量。6.根据权利要求1所述的PLL，其中 所述PLL还包括被配置为记录所述输出信号的频率值的频率计数器，以及所述高端口校准控制模块通过被进一步配置为进行以下处理来被配置为捕获正频率值和负频率值: 读取在第一累积时间段期间由所述频率计数器累积的第一计数，其中所述正频率值等于第一计数除以第一累积时间段，以及 读取在第二累积时间段期间由所述频率计数器累积的第二计数，其中所述负频率值等于第二计数除以第二累积时间段。7.根据权利要求1所述的PLL，其中 所述PLL还包括被配置为粗调所述VCO的粗调校准模块，所述粗调校准模块导致所述初始输出频率在目标频率的频率阈值内，并且 所述高端口校准控制模块还被配置为在所述粗调之前将所述输入调制值校准到中心调制值，其中所述中心调制值在第一调制值和第二调制值之间，并且 在将所述输入调制值校准到第一调制值和第二调制值之前执行所述粗调。8.根据权利要求7所述的PLL，其中在所述中心调制值和第一调制值之间的第一多个调制步阶等于在所述中心调制值和第二调制值之间的第二多个调制步阶。9.根据权利要求7所述的PLL，其中在所述中心调制值和第一调制值之间的第一多个调制步阶不等于在所述中心调制值和第二调制值之间的第二多个调制步阶。10.根据权利要求1所述的PLL，其中第一调制值和第二调制值间隔多个调制步阶，并且所述多个调制步阶包括高达高端口调制器中可用的最大数量的调制步阶。11.根据权利要求1所述的PLL，其中所述高端口校准控制模块还被配置为 计算与所述校准缩放因子关联的多个频率缩放因子，其中 所述多个频率缩放因子中的每个对应于多个参考频率中的一个，并且 所述多个参考频率中的每个被配置为用作给所述VCO的输入控制频率，以及 将所述多个频率缩放因子和所述校准缩放因子存储在查找表中。12.根据权利要求11所述的PLL，其中正频率值和负频率值与所述VCO的当前参考频率之间的差被用于在所述查找表中查找关联的校准缩放因子和关联的频率缩放因子。13.根据权利要求1所述的PLL，其中所述高端口调制器包括数模转换器(DAC)和可切换变容二极管组中的至少一个。14.根据权利要求1所述的PLL，其中所述调制信号包括多个信号。15.—种半导体装置包括: 锁相环路(PLL)，包括: 高端口校准控制模块，被配置为: 将压控振荡器(VCO)的输入调制值校准到第一调制值，该第一调制值导致所述VCO的输出信号具有相对于初始输出频率的正频率变化； 在第一累积时间段之后捕获所述输出信号的正频率值； 将所述VCO的输入调制值校准到第二调制值，该第二调制值导致所述输出信号具有相对于所述初始输出频率的负频率变化； 在第二累积时间段之后捕获所述输出信号的负频率值，以及 基于正频率值和负频率值之间的差计算校准缩放因子。16.根据权利要求15所述的半导体装置，其中所述校准缩放因子被配置为将所述输入调制值校准到校准的调制值，该校准的调制值导致所述VCO的输出信号具有在所述PLL锁定的目标频率附近的精确频率偏差。17.根据权利要求16所述的半导体装置，其中 所述PLL还包括被配置为接收低端口调制值的Σ - Δ调制器，该低端口调制值在VCO输出处导致低端口调制频率响应，以及 所述校准的调制值在VCO输出处导致与VCO输出处的低端口调制频率响应互补的高端口调制频率响应。18.根据权利要求15所述的半导体装置，其中所述高端口校准控制模块通过被进一步配置为进行以下处理来被配置为计算所述校准缩放因子: 计算等于第一调制值和第二调制值之间的差的调制值的变化； 计算等于正频率值和负频率值之间的差的输出频率的变化； 计算等于输出频率的变化除以调制值的变化的校准分辨率；以及 计算等于低端口调制分辨率除以校准分辨率的校准缩放因子， 其中所述低端口调制分辨率等于参考频率除以作为以2为底得到的幂数的在低端口调制器中可用的调制步阶的数量。19.一种用于操作锁相环路(PLL)的方法，包括: 将所述PLL的压控振荡器(VCO)的输入调制值校准到第一调制值，该第一调制值导致所述VCO的输出信号具有相对于初始输出频率的正频率变化； 在第一累积时间段之后捕获所述输出信号的正频率值； 将所述VCO的输入调制值校准到第二调制值，该第二调制值导致所述输出信号具有相对于所述初始输出频率的负频率变化； 在第二累积时间段之后捕获所述输出信号的负频率值；以及 基于所述正频率值和负频率值之间的差计算校准缩放因子。20.根据权利要求19所述的方法，其中所述计算校准缩放因子还包括: 计算等于第一调制值和第二调制值之间的差的调制值的变化； 计算等于正频率值和负频率值之间的差的输出频率的变化； 计算等于输出频率的变化除以调制值的变化的校准分辨率；以及 计算等于低端口调制分辨率除以所述校准分辨率的校准缩放因子， 其中所述低端口调制分辨率等于参考频率除以作为以2为底得到的幂数的在低端口调制器中可用的调制步阶的数量。
【文档编号】H03L7/099GK105827238SQ201510993455
【公开日】2016年8月3日
【申请日】2015年12月25日
【发明人】K·瓦赫迪, C·N·斯托尔
【申请人】飞思卡尔半导体公司