输入/输出电路的制作方法
【专利摘要】本发明提供了一种输入/输出电路。电路，包括：第一电源节点；输出节点；驱动器晶体管，连接在第一电源节点与输出节点之间；以及竞争电路。驱动器晶体管被配置为：响应于输入信号的第一类型的边沿而导通，以及响应于输入信号的第二类型的边沿而截止。驱动器晶体管具有源极、漏极和栅极，并且驱动器晶体管的源极与第一电源节点连接。竞争电路包括控制电路，该控制电路被配置为基于驱动器晶体管的栅极处的信号来生成控制信号；以及竞争晶体管，位于驱动器晶体管的漏极与第二电压之间。竞争晶体管具有被配置为接收控制信号的栅极。
【专利说明】输入/输出电路
[0001]相关申请的交叉参考
[0002]本申请涉及2014年2月25日提交的名称为“ INPUT/OUTPUT CIRCUIT”的第14/189，653号(代理人案号TSMC2013-1773)的美国专利申请。其全部内容结合于此作为参考。
技术领域
[0003]本发明一般地涉及半导体技术领域，更具体地，涉及输入/输出电路及其操作方法。
【背景技术】
[0004]随着半导体技术的发展，集成电路有时具有在低于适合于外部电路(诸如另一集成电路或一个或多个分立电路部件)的信号的电压摆幅下工作的信号。输入/输出(I/o)电路经常用于集成电路，以将来自集成电路的低电压摆幅信号转换为可被外部电路识别的高电压摆幅信号。在一些应用中，集成电路包括低压晶体管和高压晶体管。低压晶体管有时也被称为核心(或薄栅极)晶体管并且被配置为处理低电压摆幅信号。高压晶体管有时也被称为1/0(或厚栅极)器件并且被配置为处理大电压摆幅信号。将核心晶体管设计为足够大，以处理低电压摆幅信号，但是通常没有大到足以处理大电压摆幅信号。另一方面，与低压晶体管相比，I/O晶体管通常会更大并且占用更大的管芯空间。
【发明内容】
[0005]为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种电路，包括:第一电源节点，被配置为提供具有第一电压电平的第一电压；输出节点；驱动器晶体管，连接在所述第一电源节点与所述输出节点之间，所述驱动器晶体管被配置为:响应于输入信号的第一类型的边沿而导通，以及响应于所述输入信号的第二类型的边沿而截至，所述驱动器晶体管具有源极、漏极和栅极，所述驱动器晶体管的源极与所述第一电源节点连接；以及竞争电路，包括:控制电路，被配置为基于所述驱动器晶体管的栅极处的信号来生成控制信号；和竞争晶体管，位于所述驱动器晶体管的漏极与第二电源节点之间，所述竞争晶体管具有被配置为接收所述控制信号的栅极，并且所述第二电源节点具有第二电压电平，如果响应于所述输入信号的第一类型的边沿，所述输出节点处的信号上升，则所述第二电压电平小于所述第一电压电平，并且如果响应于所述输入信号的第二类型的边沿，所述输出节点处的信号下降，则所述第二电压电平大于所述第一电压电平。
[0006]在该电路中，所述竞争晶体管具有的驱动能力等于或小于所述驱动器晶体管的驱动能力。
[0007]在该电路中，所述输入信号具有的电压电平在O参考电平至预定的电压电平Vdd的范围内；以及所述第一电压电平与所述第二电压电平之间的电压差值的绝对值不大于Vdd。
[0008]在该电路中，所述竞争电路还包括转换速率检测电路，所述转换速率检测电路被配置为基于所述输出节点处的信号来生成反馈信号。
[0009]在该电路中，所述控制电路被配置为:通过将所述驱动器晶体管的栅极处的信号的第一边沿延迟基于所述电路的输出节点处的信号的转换速率所确定的延时周期来生成所述控制信号的第一边沿，所述驱动器晶体管的栅极处的信号的第一边沿被配置为将所述驱动器晶体管从截止状态转变为导通状态。
[0010]根据本发明的另一方面，提供了一种电路，包括:第一电源节点，被配置为提供具有第一电压电平的第一电压；第二电源节点，被配置为提供具有第二电压电平的第二电压，所述第一电压电平大于所述第二电压电平；输出节点；第一 P型晶体管，连接在所述第一电源节点与所述输出节点之间；第一 N型晶体管，连接在所述第二电源节点与所述输出节点之间；偏置电路，被配置为基于输入信号来控制所述第一 P型晶体管和所述第一 N型晶体管；以及第一竞争电路和第二竞争电路中的至少一个，其中所述第一竞争电路被配置为:在所述第一P型晶体管设置为将所述第一P型晶体管的漏极拉至所述第一电压电平之后的第一时间周期内，将所述第一 P型晶体管的漏极拉至第三电压电平，基于所述输出节点处的信号的第一边沿的转换速率来确定所述第一时间周期，并且所述第三电压电平小于所述第一电压电平；和所述第二竞争电路被配置为:在所述第一N型晶体管设置为将所述第一N型晶体管的漏极拉至所述第二电压电平之后的第二时间周期内，将所述第一 N型晶体管的漏极拉至第四电压电平，基于所述输出节点处的信号的第二边沿的转换速率来确定所述第二时间周期，并且所述第四电压电平大于所述第二电压电平。
[0011 ] 在该电路中，所述第一竞争电路包括:转换速率检测电路，被配置为基于所述输出节点处的信号来生成反馈信号；第二N型晶体管，具有源极、漏极和栅极，所述第二N型晶体管的漏极与所述第一 P型晶体管的漏极连接，并且所述第二 N型晶体管的源极被配置为接收具有所述第三电压电平的电压；以及控制电路，被配置为:基于将所述第一 P型晶体管的栅极处的信号的下降沿延迟第一延时周期来生成所述第二N型晶体管的栅极处的信号的下降沿，并且基于所述第一延时周期来确定所述第一时间周期。
[0012]在该电路中，所述第一竞争电路的控制电路还被配置为:基于将所述第一 P型晶体管的栅极处的信号的上升沿延迟所述第一延时周期来生成所述第二 N型晶体管的栅极处的信号的上升沿。
[0013]在该电路中，所述第一竞争电路的控制电路还被配置为:响应于所述第一 P型晶体管的栅极处的信号的上升沿并且不管所述反馈信号如何，生成所述第二 N型晶体管的栅极处的信号的上升沿。
[0014]在该电路中，所述第一竞争电路的控制电路包括:可调延时电路，被配置为:通过基于所述反馈信号延迟所述第一P型晶体管的栅极处的信号来生成延时信号；以及或门，具有第一输入端、第二输入端和输出端，所述或门的第一输入端被配置为接收所述第一 P型晶体管的栅极处的信号，所述或门的第二输入端被配置为接收来自所述可调延时电路的延时信号，并且所述或门的输出端与所述第二N型晶体管的栅极连接。
[0015]在该电路中，所述第二 N型晶体管具有的驱动能力等于或小于所述第一 P型晶体管的驱动能力。
[0016]在该电路中，所述第二竞争电路包括:转换速率检测电路，被配置为基于所述输出节点处的信号来生成反馈信号；第二 P型晶体管，具有源极、漏极和栅极，所述第二 P型晶体管的漏极与所述第一 N型晶体管的漏极连接，并且所述第二 P型晶体管的源极被配置为接收具有所述第四电压电平的电压；以及控制电路，被配置为:基于将所述第一 N型晶体管的栅极处的信号的上升沿延迟第二延时周期来生成所述第二 P型晶体管的栅极处的信号的上升沿，并且基于所述第二延时周期来确定所述第二时间周期。
[0017]在该电路中，所述第二竞争电路的控制电路还被配置为:基于将所述第一 N型晶体管的栅极处的信号的下降沿延迟所述第二延时周期来生成所述第二 P型晶体管的栅极处的信号的下降沿。
[0018]在该电路中，所述第二竞争电路的控制电路还被配置为:响应于所述第一 N型晶体管的栅极处的信号的下降沿并且不管所述反馈信号如何，生成所述第二 P型晶体管的栅极处的信号的下降沿。
[0019]在该电路中，所述第二竞争电路的控制电路包括:可调延时电路，被配置为:通过基于所述反馈信号延迟所述第一N型晶体管的栅极处的信号来生成延时信号；以及与门，具有第一输入端、第二输入端和输出端，所述与门的第一输入端被配置为接收所述第一 N型晶体管的栅极处的信号，所述与门的第二输入端被配置为接收来自所述可调延时电路的延时信号，并且所述与门的输出端与所述第二P型晶体管的栅极连接。
[0020]在该电路中，所述第二 P型晶体管具有的驱动能力等于或小于所述第一 N型晶体管的驱动能力。
[0021]根据本发明的又一方面，提供了一种方法，包括:响应于输入信号的边沿，通过电路的驱动器晶体管将所述电路的输出节点与第一电源节点电连接，所述驱动器晶体管连接在所述第一电源节点与所述输出节点之间；基于所述驱动器晶体管的栅极处的信号和所述电路的输出节点处的信号的转换速率来生成控制信号；以及响应于所述控制信号，通过竞争电路将所述驱动器晶体管的漏极与第二电源节点电连接使得所述竞争电路与所述驱动器晶体管竞争。
[0022]在该方法中，所述输入信号具有的电压电平在O参考电平至预定的电压电平Vdd的范围内；以及所述第一电源节点处的第一电压电平与所述第二电源节点处的第二电压电平之间的电压差值的绝对值小于或等于VDD。
[0023]在该方法中，将所述电路的输出节点与所述第一电源节点电连接包括:基于所述输入信号生成所述驱动器晶体管的栅极处的信号；以及生成所述控制信号包括:将所述驱动器晶体管的栅极处的信号的第一类型的边沿延迟基于所述电路的输出节点处的信号的转换速率所确定延时周期，所述驱动器晶体管的栅极处的信号的第一类型的边沿对应于将所述驱动器晶体管从截止状态切换为导通状态。
[0024]在该方法中，生成所述控制信号包括:避免将所述驱动器晶体管的栅极处的信号的第二类型的边沿延迟所述延时周期，所述驱动器晶体管的栅极处的信号的第二类型的边沿对应于将所述驱动器晶体管从所述导通状态切换为所述截止状态。
【附图说明】
[0025]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0026]图1是根据一些实施例的示例性I/O电路的电路图。
[0027]图2A和图2B是根据一些实施例的图1的I/O电路的多个节点处的电压信号的时序图。
[0028]图3A是根据一些实施例的可用于图1的I/O电路的示例性控制电路的电路图。
[0029]图3B是根据一些实施例的图3A的控制电路的时序图。
[0030]图4A是根据一些实施例的可用于图1的I/O电路的示例性控制电路的电路图。[0031 ]图4B是根据一些实施例的图4A的控制电路的时序图。
[0032]图5A是根据一些实施例的可用于图1的I/O电路的示例性控制电路的电路图。
[0033]图5B是根据一些实施例的图5A的控制电路的时序图。
[0034]图6是根据一些实施例的示例性I/O电路的电路图。
[0035]图7是根据一些实施例的示例性I/O电路的电路图。
[0036]图8是根据一些实施例的操作I/O电路的方法的流程图。
【具体实施方式】
[0037]以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述部件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0038]此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
[0039]根据一个或多个实施例，I/O电路包括上拉串联驱动器晶体管、下拉串联驱动器晶体管和一个或多个竞争电路(contending circuit) 0当I/O电路用于驱动大负载时，竞争电路可用于防止施加于上拉串联驱动器晶体管或下拉串联驱动器晶体管上的电压应力。
[0040]图1是根据一些实施例的示例性I/O电路100的电路图。I/O电路100包括输入节点102和输出节点104。电路100被配置为在输入节点102处接收输入信号Vin并且在输出节点104处生成输出信号V.。输入信号Vin具有的电压电平在O参考电平(即，电路100的0V)至预定的电压电平Vdd的范围内。输出信号V.具有的电压电平在O参考电平至预定的电压电平K*VDD的范围内。K是大于I的正比例系数。Vdd是大于O参考电平的预定的非零值。在一些实施例中，Vdd在0.65伏(V)至1.20V的范围内。输入信号Vin是可用于表示以下逻辑值的逻辑信号，即，当输入信号Vin被设置为O参考电平时，该输入信号可用于表示逻辑低值，并且当输入信号Vin被设置为Vdd时，该输入信号可用于表示逻辑高值。输出信号V.是可用于表示以下逻辑值的逻辑信号，S卩，当输入信号V ^被设置为O参考电平时，该输出信号可用于表示逻辑高值(K -Vdd)，并且当输入信号Vin设置为V DD时，该输出信号可用于表示逻辑低值(O参考电平)。在图1中，在一些实施例中，输出信号V.与输入信号Vin在逻辑上是互补，并且具有通过由I/O电路100的操作所引起的时间延迟而产生的时移。
[0041]I/O电路100包括第一电源节点112、第二电源节点114、第三电源节点116和第四电源节点118。I/O电路100还包括:第一上拉驱动器晶体管122和第二上拉驱动器晶体管124，串联连接在电源节点112与输出节点104之间；第一下拉驱动器晶体管132和第二下拉驱动器晶体管134，串联连接在电源节点114与输出节点104之间；偏置电路140，被配置为基于输入信号Vin来控制上拉驱动器晶体管122和124以及下拉驱动器晶体管132和134 ;以及竞争电路150和160，被配置为在特定的操作条件下与驱动器晶体管122或132竞争。I/O电路100的输出节点104与内部负载182和外部负载184连接，该内部负载至少包括I/O焊盘和静电放电(ESD)保护电路。在该应用中，通过电容性负载180来共同地表示内部负载182和外部负载184。
[0042]驱动器晶体管122是P型晶体管，其中，该晶体管的源极与电源节点112连接。驱动器晶体管124是P型晶体管，其中，该晶体管的源极与驱动器晶体管122的漏极连接并且该晶体管的漏极与输出节点104连接。与驱动器晶体管124的源极和驱动器晶体管122的漏极相对应的节点被标注为节点126。驱动器晶体管122和124也被称为串联晶体管。驱动器晶体管132是N型晶体管，其中，该晶体管的源极与电源节点114连接。驱动器晶体管134是N型晶体管，其中，该晶体管的源极与驱动器晶体管132的漏极连接，并且该晶体管的漏极与输出节点104连接。与驱动器晶体管134的源极和驱动器晶体管132的漏极相对应的节点被标注为节点136。驱动器晶体管132和134也被称为串联晶体管。
[0043]偏置电路140与输入节点102以及驱动器晶体管122、124、132和134的栅极连接。偏置电路140被配置为:响应于处于逻辑高值的输入信号Vin，使驱动器晶体管122和124截止，并且使驱动器晶体管132和134导通；响应于处于逻辑低值的输入信号Vin，使驱动器晶体管122和124导通，并且使驱动器晶体管132和134截止。在一些实施例中，当K为2时，驱动器晶体管124和134的栅极处的电压电平被设置为VDD。偏置电路140还包括:电平转换器142和延时单元144，位于输入节点102与驱动器晶体管122的栅极之间；以及延时单元146，位于输入节点102与驱动器晶体管132的栅极之间。电平转换器142被配置为:通过将输入信号Vin上移Vdd来生成中间信号￥皿。延时单元144被配置为:通过延迟中间信号Vint来生成提供给驱动器晶体管122的栅极的信号。延时单元146配置为:通过延迟输入信号Vin来生成提供给驱动器晶体管132的栅极的信号。
[0044]延时单元144和146可用于使驱动器晶体管122和132的栅极的偏压的转变时序同步。在一些实施例中，可根据模拟形式或数字形式的一个或多个控制线号来调整延时单元144和146的延时周期。在一些实施例中，当制造延时单元144和146时，延时单元144和146的延时周期是预定的和固定的。
[0045]在一些应用中，电容性负载180使输出信号V.的转换速率慢于驱动器晶体管122的栅极处的信号的转换速率或驱动器晶体管132的栅极处的信号的转换速率。因此，在一些情况下，当驱动器晶体管122导通时，节点126与输出信号V.之间的电压差值大于V DD。而且，在一些情况下，当驱动器晶体管132导通时，节点136与输出信号V.之间的电压差值大于VDD。然而，在一些应用中，驱动器晶体管124和134没有被设计为反复承受大于Vdd的源极-漏极电压。由于驱动器晶体管124和134的电压过应力(voltage over-stress)而导致的问题也被称为“热载流子注入”问题。在一些应用中，当输出信号V.的转换速率大于1ns时，“热载流子注入”问题会导致I/O电路100的稳定性劣化。
[0046]竞争电路150被配置为:在驱动器晶体管122设置为将驱动器晶体管122的漏极拉至第三电源节点116处的第一电压电平之后的时间周期内，将驱动器晶体管122的漏极拉至第三电源节点116处的第三电压电平。基于输出信号V.的转换速率来确定该时间周期，并且第三电压电平小于第一电压电平。结果，当驱动器晶体管122导通时，通过竞争电路150减小驱动器晶体管124的源极-漏极电压。在一些实施例中，第一电压电平与第三电压电平之间的电压差值等于或小于VDD。在一些实施例中，第一电压电平是2.VDD，并且第三电压电平是VDD。
[0047]竞争电路150包括:转换速率检测电路152，被配置为基于输出信号V.的上升沿来生成反馈信号Vsrp;控制电路154，被配置为基于驱动器晶体管122的栅极处的信号V INP和反馈信号Vsrp来生成控制信号V CDP；以及竞争晶体管156，位于驱动器晶体管122的漏极(SP，节点126)与第三电压节点116之间。在图1中所示的实施例中，竞争晶体管是N型晶体管，该晶体管具有被配置为接收控制信号Vmp的栅极。在一些实施例中，竞争晶体管156具有等于或小于驱动器晶体管122的驱动能力。
[0048]竞争电路160包括:转换速率检测电路162，被配置为基于输出信号V.的下降沿来生成反馈信号VSRNj$制电路164，被配置为基于驱动器晶体管132的栅极处的信号V INN和反馈信号Vsrn来生成控制信号V CDN；以及竞争晶体管166，位于驱动器晶体管132的漏极(SP，节点136)与第四电压节点118之间。在图1中所示的实施例中，竞争晶体管是P型晶体管，该晶体管具有被配置为接收控制信号VmN的栅极。在一些实施例中，竞争晶体管166具有等于或小于驱动器晶体管132的驱动能力。
[0049]在一些实施例中，省略了竞争电路150和竞争电路160中的一个。在一些实施例中，将转换速率检测电路152和转换速率检测电路162实施为集成的转换速率检测电路。
[0050]图2A是根据一些实施例的当输入信号Vin从逻辑低值转变为逻辑高值时的I/O电路100的多个节点处的电压信号的时序图。图2A被示出为与图1中所示的一些部件及其所分配的参考标号相结合。
[0051]在图2A中，曲线212表示驱动器晶体管132的栅极处的信号Vinn;曲线214表示竞争晶体管166的栅极处的信号VmN;曲线222表示驱动器晶体管132的漏极处的信号V DN；以及曲线224表示输出节点104处的信号V.。曲线232表示信号V.与信号Vdn之间的电压差值。
[0052]而且，曲线222’表示在具有不包括竞争电路160的配置的可选I/O电路中的驱动器晶体管132的漏极处的信号Vdn;曲线224’表示在这种可选I/O电路中的输出节点104处的信号V.;以及曲线232’表不在这种可选I/O电路中的信号V ■与信号V DN之间的电压差值。
[0053]在时间1~211处，偏置电路使信号V INN(曲线212)从O参考电平向电压Vdd进行转变(在该实施例中设置为1.8V)。在时间T212处，信号V INN(曲线212)的电压电平开始使驱动器晶体管132导通。结果，输出信号ν.(曲线224)开始从2.Vdd(在该实施例中设置为
3.6V)向O参考电平进行转变。输出信号V.的下降沿的转换速率取决于驱动器晶体管132和134的驱动能力以及电容性负载180。基于通过转换速率检测电路162所检测的输出信号ν.(曲线224)的下降沿的转换速率，控制电路164暂时将信号VmN(曲线214)保持为O参考电平。因此，响应于信号VmN，竞争晶体管166导通，并且作为竞争晶体管166与驱动器晶体管132之间的电流竞争的结果，信号VDN(曲线222)仍保持为接近Vdd的电压电平。
[0054]在时间T213处，信号Vinn (曲线212)的电压电平到达VDD。在时间T214处，基于转换速率检测电路162所检测的输出信号ν.(曲线224)的下降沿的转换速率，控制电路164使信号Vcdn(曲线214)从O参考电平向Vdd进行转变。通过延时周期T D1内延迟该信号V INN的上升沿来生成信号VmN的上升沿，其中基于来自转换速率检测电路162的反馈信号VSRN，通过控制电路164来确定该延时周期TD1。信号VmN(曲线214)的电压电平开始使竞争晶体管166截止。随着通过信号VeDN使竞争晶体管166逐渐截止，通过驱动器晶体管132使信号Vdn(曲线222)开始向O参考电平进行转变。
[0055]在时间T215处，信号VmN (曲线214)的电压电平到达VDD，竞争晶体管166完全截止，并且信号Vdn(曲线222)的电压电平到达比于O参考电平大大约0.1 -Vdd处。在时间T216处，输出信号ν.(曲线224)的电压电平到达O参考电平。
[0056]如曲线232所示，输出信号V.与信号Vdn之间的电压差值被控制为小于或等于
Vddo
[0057]与结合曲线212、214、222、224和232所描述的实施例相比，结合曲线212、222’、224’和232’示出了具有不包括竞争电路160的配置的可选I/O电路的操作。在时间T212处，响应于信号Vinn (曲线212)的上升沿，信号Vdn (曲线222’)开始从Vdd向O参考电平进行转变。在时间T213处，信号Vdn(曲线222’)的电压电平到达比O参考电平大大约0.1-Vdd处。在时间T212处，输出信号V ■(曲线224’ )开始从2.Vdd向O参考电平进行转变，并且刚好在时间T215之后，该输出信号到达O参考电平。在可选I/O电路中，在时间T212处，输出信号V.与信号V DN之间的电压差值超过V DD，并且直到大约时间T213与时间T 214之间的一半时间处才将该电压差值拉回至小于VDD。
[0058]比较曲线224与曲线224’，与不包括竞争电路160的可选I/O电路相比，响应于信号Vinn的上升沿，包括竞争电路160的I/O电路的输出信号V ■从2.V DD转变为O参考电平需要更长的时间。在一些实施例中，竞争电路160被配置为将输出信号V.的响应速度保持在预定的设计规格内。然而，将曲线232和232’进行比较，包括竞争电路160的I/O电路对驱动器晶体管134施加应力或损坏驱动器晶体管134的风险低于不包括竞争电路160的可选I/O电路。
[0059]图2B是根据一些实施例的当输入信号Vin从逻辑高值转变为逻辑低值时的I/O电路100的多个节点处的电压信号的时序图。图2B被示出为与图1中所示的一些部件及其所分配的参考标号相结合。
[0060]在图2B中，曲线252表示驱动器晶体管122的栅极处的信号Vinp;曲线254表示竞争晶体管156的栅极处的信号Vmp;曲线262表示驱动器晶体管122的漏极处的信号V DP；以及曲线264表示输出节点104处的信号V.。曲线272表示信号Vdp与信号V.之间的电压差值。
[0061]而且，曲线262’表示在具有不包括竞争电路150的配置的可选I/O电路中的驱动器晶体管122的漏极处的信号Vdp;曲线264’表示在这种可选I/O电路中的输出节点104处的信号V.;以及曲线272’表不在这种可选I/O电路中的信号V DP与信号V ■之间的电压差值。
[0062]在时间T221处，偏置电路使信号V層(曲线252)从2.Vdd向V DD进行转变。在时间T222处，信号V層(曲线252)的电压电平开始使驱动器晶体管122导通，因此，输出信号V0UT(曲线264)开始从O参考电平向2.Vdd进行转变。输出信号V ■的上升沿的转换速率取决于驱动器晶体管122和124的驱动能力和电容性负载180。基于通过转换速率检测电路152所检测的输出信号VQUT(曲线264)的上升沿的转换速率，控制电路154暂时将信号Vcdp (曲线254)保持为2.VDD。因此，响应于信号Vmp，竞争晶体管156导通，并且作为竞争晶体管156与驱动器晶体管122之间的电流竞争的结果，信号Vdp (曲线262)仍保持为接近Vdd的电压电平。
[0063]在时间T223处，信号V INP(曲线252)的电压电平到达VDD。在时间T224处，基于通过转换速率检测电路152所检测的输出信号ν.(曲线264)的上升沿的转换速率，控制电路154使信号Vmp (曲线254)从2.Vdd向V DD进行转变。通过在延时周期T D2内延迟信号V INP的下降沿来生成信号Vmp的下降沿，其中基于来自转换速率检测电路152的反馈信号VSRP，通过控制电路154来确定该延时周期TD2。信号Vmp(曲线254)的电压电平开始使竞争晶体管156截止。随着通过信号Vmp使竞争晶体管156逐渐截止，通过驱动器晶体管122使信号Vdp(曲线262)开始向2.Vdd进行转变。
[0064]在时间T225处，信号Vmp(曲线254)的电压电平到达Vdd，竞争晶体管156完全截止，并且信号VDP(曲线262)的电压电平到达比2.Vdd小大约0.1.Vdd处。在时间T 226处，输出信号V.(曲线264)的电压电平到达2.VDD。
[0065]如曲线272所示，信号Vdp与输出信号V.之间的电压差值被控制为不大于V DD。
[0066]与图2A中所示的包括竞争电路160的I/O电路与不包括竞争电路160的I/O电路之间的比较类似地，在时间T222处，响应于信号V層(曲线252)的下降沿，信号VDP(曲线262’ )开始从Vdd向2.Vdd进行转变。在时间T 223处，信号Vdp (曲线262’ )的电压电平到达比2 -Vdd小大约0.1 -Vdd处。在时间T 222处，输出信号V.(曲线264’ )开始从O参考电平向2.Vdd进行转变，并且刚好在时间T 225之后，该输出信号到达2.VDD。在可选I/O电路中，在时间T222处，信号V DP与输出信号V ■之间的电压差值超过V DD，并且直到大约时间T223与时间T224之间的一半时间处才将该电压差值拉回至小于V DD。
[0067]图3A是根据一些实施例的可用作图1的I/O电路100中的控制电路164的示例性控制电路300的电路图。为与图1中所示的部件相同或类似的部件提供相同的参考标号，因此省略其具体描述。
[0068]控制电路300包括第一电源节点302和第二电源节点304。在一些实施例中，电源节点302被配置为接收具有与电源节点118的电压电平(图1，VDD)相同的电压电平的电压，并且电源节点304被配置为接收具有与电源节点114的电压电平(O参考电平)相同的电压电平的电压。控制电路300的部件在通过电源节点302和电源节点304所限定的电源区域内工作。
[0069]控制电路300包括可调延时电路312和与门314。可调延时电路312具有:输入节点312a，被配置为接收信号Vinn;和输出节点312b。可调延时电路312被配置为:基于反馈信号VSRN，通过将信号Vinn延迟来生成延时信号V INN’。在一些实施例中，当输出信号V-具有较低的转换速率时，可调延时电路312设置为具有较大的延时。
[0070]与门314具有第一输入端314a、第二输入端314b和输出端314c。与门314的第一输入端314a被配置为接收信号VINN，并且与门314的第二输入端314b被配置为接收来自可调延时电路312的延时信号Vinn’。与门314的输出端314c与竞争晶体管166的栅极连接并且被配置为向竞争晶体管166的栅极提供控制信号V?。
[0071]图3B是根据一些实施例的图3A的控制电路的时序图。曲线322表示信号Vinn;曲线324表示信号Vinn ’ ；以及曲线326表示信号VeDN。如图3A和图3B所示，通过将信号Vinn的对应的上升沿延迟了延时时间Tdi来使延时电路312生成延时信号V INN’的上升沿。基于反馈信号Vsrn来设置延时时间T D1。而且，与门314通过传送信号Vinn’的对应的上升沿生成信号VmN的上升沿，并且通过传送信号V ■的对应的下降沿生成信号V ?的下降沿。当信号Vin从逻辑高值至逻辑低值进行转变时，通过将信号V ■的下降沿传递给信号V CDN,至少通过驱动器晶体管132或竞争晶体管166控制节点136处的电压电平(S卩，信号Vj。
[0072]图4A是根据一些实施例的可用作图1的I/O电路中的控制电路154的另一示例性控制电路400的电路图。为与图1中所示的部件相同或类似的部件提供相同的参考标号，因此省略其具体描述。
[0073]控制电路400包括第一电源节点402和第二电源节点404。在一些实施例中，电源节点402被配置为接收具有与电源节点112的电压电平(图1，2.VJ相同的电压电平的电压，并且电源节点404被配置为接收具有与电源节点116的电压电平(Vdd)相同的电压电平的电压。控制电路400的部件在通过电源节点402和电源节点404所限定的电源区域内工作。
[0074]控制电路400包括可调延时电路412和或门414。可调延时电路412具有:输入节点412a，被配置为接收信号Vinp;和输出节点412b。可调延时电路412被配置为:基于反馈信号VSRP，通过将信号Vinp延迟来生成延时信号V INP’。在一些实施例中，当输出信号V-具有较低的转换速率时，可调延时电路412被设置为具有较大的延时。
[0075]或门414具有第一输入端414a、第二输入端414b和输出端414c。或门414的第一输入端414a被配置为接收信号VINP，并且或门414的第二输入端414b被配置为接收来自可调延时电路412的延时信号Vinp’。或门414的输出端414c与竞争晶体管156的栅极连接并且被配置为向竞争晶体管156的栅极提供控制信号VmP。
[0076]图4B是根据一些实施例的图4A的控制电路的时序图。曲线422表示信号Vinp;曲线424表示信号Vinp’ ；以及曲线426表示信号VeDP。如图4A和图4B中所示，延时电路412通过将信号Vinp的对应的下降沿延迟了延时时间T D2的延时来生成延时信号Vinp’的下降沿。基于反馈信号Vsrp来设置延时时间T D2o而且，或门414通过传送信号Vinp’的对应的下降沿生成信号Vmp的下降沿，并且通过传送信号V INP的对应的上升沿生成信号V 的上升沿。当信号Vin从逻辑低值至逻辑高值进行转变时，通过将信号VINP的上升沿传递给信号VeDP，至少通过驱动器晶体管122或竞争晶体管156控制节点126处的电压电平(S卩，信号Vdp)。
[0077]图5A是根据一些实施例的可用作图1的I/O电路中的控制电路154或控制电路164的另一示例性控制电路500的电路图。为与图1中所示的部件相同或类似的部件提供相同的参考标号，因此省略其具体描述。
[0078]控制电路500包括第一电源节点502和第二电源节点504。控制电路500的部件在通过电源节点502和电源节点504所限定的电源区域内工作。
[0079]在一些实施例中，当控制电路500用作控制电路154时，电源节点502被配置为接收具有与电源节点112的电压电平(图1，2.Vdd)相同的电压电平的电压，并且电源节点504被配置为接收具有与电源节点116的电压电平(Vdd)相同的电压电平的电压。在一些实施例中，当控制电路500用作控制电路164时，电源节点502被配置为接收具有与电源节点118的电压电平(图1，VJ相同的电压电平的电压，并且电源节点504被配置为接收具有与电源节点114的电压电平(O参考电平)相同的电压电平的电压。
[0080]控制电路500包括可调延时电路，该可调延时电路被配置为:基于反馈信号Vsrp或VSRN，通过延迟对应的信号Vinp或V ■来生成控制信号V mP或V mN。在一些实施例中，当输出信号V-具有较低的转换速率时，可调延时电路512设置为具有较大的延时。
[0081]图5B是根据一些实施例的图5A的控制电路的时序图。当控制电路500用作控制电路164时，曲线522表示信号VINN，并且曲线524表示信号VmN。当控制电路500用作控制电路154时，曲线526表不信号VINP，并且曲线528表不信号VCDP。
[0082]如图5A和图5B所示，当控制电路500用作控制电路164时，控制电路500通过将信号Vinn的对应的上升沿延迟了延时时间T D1来使生成信号V ?的上升沿，并且通过将信号Vinn的对应的下降沿延迟延时时间T D3来使该控制电路生成信号V ?的下降沿。基于反馈信号Vsrn来设置延时时间T DJP T D3。与使用控制电路300相比，驱动器晶体管132和竞争晶体管166在时间周期Td3内都截止，因此节点136暂时设置为电浮置。
[0083]而且，当控制电路500用作控制电路154时，控制电路500通过将信号Vinp的对应的下降沿延迟延时时间Td2来生成信号V eDP的下降沿，并且通过将信号V INP的对应的上升沿延迟延时时间Td4来生成信号V mP的上升沿。基于反馈信号V SRP来设置延时时间T⑽和T D4o与使用控制电路400相比，驱动器晶体管122和竞争晶体管156在时间周期Td4内都截止，因此节点126暂时设置为电浮置。
[0084]图6是根据一些实施例的另一示例性I/O电路600的电路图。为与图1中所示的部件相同或类似的部件提供相同的参考标号，因此省略其具体描述。
[0085]与I/O电路100相比，电路600还包括:P型驱动器晶体管622，位于输出节点104与驱动器晶体管124之间；N型驱动器晶体管632，位于输出节点104与驱动器晶体管134之间；以及偏置电路640，替换偏置电路140。输出信号V.具有的电压电平在O参考电平至预定的电压电平3.Vdd的范围内。电源节点112被配置为接收电压电平为3.Vdd的电压。电源节点116被配置为接收电压电平为2.Vdd的电压。
[0086]偏置电路640与输入节点102以及驱动器晶体管122、124、622、132、134和632的栅极连接。偏置电路640被配置为:响应于处于逻辑高值的输入信号Vin，使驱动器晶体管122、124和622截止，并且使驱动器晶体管132、134和632导通；以及响应于处于逻辑低值的输入信号VIN，使驱动器晶体管122、124和622导通，并且使驱动器晶体管132、134和632截止。在一些实施例中，偏置电路640向驱动器晶体管122的栅极输出在2.Vdd至3.V DD的范围内的上移信号，向驱动器晶体管622和632的栅极输出在2 -Vdd至Vdd的范围内的上移反相信号；以及向驱动器晶体管132的栅极输出在O至Vdd的范围内的信号。在一些实施例中，偏置电路640向驱动器晶体管124的栅极输出2.Vdd并且向驱动器晶体管134的栅极输出Vdd。
[0087]I/O电路600中的竞争电路150和160的操作与I/O电路100中的竞争电路150和160的操作类似，因此省略其具体描述。
[0088]图7是根据一些实施例的另一示例性I/O电路700的电路图。为与图1中所示的部件相同或类似的部件提供相同的参考标号，因此省略其具体描述。
[0089]与I/O电路100相比较，电路700包括:K个串联的P型驱动器晶体管720 [I]、720[2]、720[3]、…、720 [K]，串联地连接在电源节点112与输出节点104之间;1(个串联的N型驱动器晶体管730[I]、730[2]、730[3]、…、730[K]，串联地连接在电源节点114与输出节点104之间；以及偏置电路740，替换偏置电路140。输出信号V.具有的电压电平在O参考电平至预定的电压电平K.Vdd的范围内。电源节点112被配置为接收电压电平为K.V DD的电压。电源节点116被配置为接收电压电平为(K 一 I) -Vdd的电压。K是大于I的正比例系数。在一些实施例中，当K设置为2时，电路700与I/O电路100相同，其中驱动器晶体管720 [I]对应于驱动器晶体管122，驱动器晶体管720 [2]对应于驱动器晶体管124，驱动器晶体管730[I]对应于驱动器晶体管132，以及驱动器晶体管730[2]对应于驱动器晶体管 134。
[0090]偏置电路740与输入节点102以及驱动器晶体管720[I]、720[2]、720[3]、…、720[K]、730[1]、730[2]、730[3]、…和730[K]的栅极连接。偏置电路740被配置为:响应于处于逻辑高值的输入信号VIN，使驱动器晶体管720截止，并且使驱动器晶体管730导通；以及响应于处于逻辑低值的输入信号VIN，使驱动器晶体管720导通，并且使驱动器晶体管730截止。I/O电路700中的竞争电路150和160的操作与I/O电路100中的竞争电路150和160的操作类似，因此省略其具体描述。
[0091]图8是根据一些实施例的操作I/O电路的方法800的流程图。为了有助于解释方法800，I/O电路100被称为实例。然而，方法800也可应用于I/O电路600或700。应该理解，可以在图8中所示的方法800之前、期间和/或之后执行附加的操作，并且本文仅简要描述一些其他的工艺。
[0092]如图8和图1中所示，工艺800开始于操作810，其中响应于输入信号的边沿，输出节点通过驱动器晶体管与电源节点电连接。例如，如果输入信号Vin从O参考电平转变为Vdd，则输出节点104通过驱动器晶体管132与电源节点114电连接。而且，如果输入信号Vin从Vdd转变为O参考电平，则输出节点104通过驱动器晶体管122与电源节点112电连接。
[0093]工艺800进行至操作820，其中基于驱动器晶体管122或132的栅极处的信号Vinp或Vinn以及输出节点104处的信号V ■的转换速率来生成控制信号V mP或V CDN。
[0094]操作820包括操作822和操作824。在操作822中，通过将信号Vinp的对应的下降沿延迟延时周期Td2来生成信号V eDP的下降沿，并且基于信号V ■的上升沿的转换速率来确定延时周期TD2。而且，在操作822中，通过将信号Vinn的对应的上升沿延迟延时周期Tdi来生成信号VmN的上升沿，并且基于信号V ■的下降沿的转换速率来确定延时周期T D1。
[0095]在操作824中，当使用图4中的控制电路400时，通过传送信号Vinp的对应的上升沿来生成信号Vmp的上升沿，因此与信号V INP的对应的上升沿相比，避免了进一步延迟信号Vcdp的上升沿。而且，在操作824中，当使用图3中的控制电路300时，通过传送信号V ■的对应的下降沿来生成信号VmN的下降沿，因此与信号V ■的对应的下降沿相比，避免了进一步延迟信号VmN的下降沿。
[0096]在一些实施例中，当使用图5中的控制电路500来代替控制电路300和控制电路400时，省略操作824。
[0097]工艺800进行至操作830，其中响应于控制信号，竞争电路通过竞争电路将驱动器晶体管的漏极与另一电源节点电连接来与驱动器晶体管竞争。例如，当驱动器晶体管122导通以将信号Vdp拉至电源节点112处的K.V DD时，控制信号V 在延时周期T⑽内使竞争晶体管156将信号Vdp拉至(K 一 I).V DDO而且，当驱动器晶体管132导通以将信号Vdn拉至电源节点114处的O参考电平时，控制信号VmN在延时周期Tdi内使竞争晶体管166将信号Vdn拉至V DD。
[0098]根据一个实施例，一种电路包括:第一电源节点，被配置为提供具有第一电压电平的第一电压；输出节点；驱动器晶体管，连接在第一电源节点与输出节点之间；以及竞争电路。驱动器晶体管被配置为:响应于输入信号的第一类型的边沿而导通，以及响应于输入信号的第二类型的边沿而截至。驱动器晶体管具有源极、漏极和栅极，并且驱动器晶体管的源极与第一电源节点连接。竞争电路包括:控制电路，被配置为基于驱动器晶体管的栅极处的信号来生成控制信号；以及竞争晶体管，位于驱动器晶体管的漏极与第二电压之间。竞争晶体管具有:栅极，被配置为接收控制信号；以及第二电压，具有第二电压电平。如果响应于输入信号的第一类型的边沿，输出节点处的信号上升，则第二电压电平小于第一电压电平。如果响应于输入信号的第二类型的边沿，输出节点处的信号下降，则第二电压电平大于第一电压电平。
[0099]根据另一个实施例，一种电路包括:第一电源节点，被配置为提供具有第一电压电平的第一电压；第二电源节点，被配置为提供具有第二电压电平的第二电压；输出节点；第一 P型晶体管，连接在第一电源节点与输出节点之间；第一 N型晶体管，连接在第二电源节点与输出节点之间；偏置电路，被配置为基于输入信号来控制第一P型晶体管和第一N型晶体管；以及第一竞争电路和第二竞争电路中的至少一个。第一电压电平大于第二电压电平。第一竞争电路被配置为:在第一 P型晶体管设置为将第一 P型晶体管的漏极拉至第一电压电平之后的第一时间周期内，将第一 P型晶体管的漏极拉至第三电压电平，基于输出节点处的信号的第一边沿的转换速率来确定第一时间周期，并且第三电压电平小于第一电压电平。第二竞争电路被配置为:在第一 N型晶体管设置为将第一 N型晶体管的漏极拉至第二电压电平之后的第二时间周期内，将第一 N型晶体管的漏极拉至第四电压电平，基于输出节点处的信号的第二边沿的转换速率来确定该第二时间周期，并且第四电压电平大于第二电压电平。
[0100]根据另一个实施例，一种方法包括:响应于输入信号的边沿，通过电路的驱动器晶体管将电路的输出节点与第一电源节点电连接，驱动器晶体管连接在第一电源节点与输出节点之间。基于驱动器晶体管的栅极处的信号和电路的输出节点处的信号的转换速率来生成控制信号。响应于控制信号，竞争电路通过驱动器晶体管的漏极通过竞争电路与第二电源节点电连接而与驱动器晶体管竞争。
[0101]作为实例，本发明中讨论了多种类型的晶体管。在一些实施例中，使用与本发明中所示的晶体管不同的其他类型的晶体管的实施方式在本申请的范围内。
[0102]上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【主权项】
1.一种电路，包括: 第一电源节点，被配置为提供具有第一电压电平的第一电压； 输出节点； 驱动器晶体管，连接在所述第一电源节点与所述输出节点之间，所述驱动器晶体管被配置为:响应于输入信号的第一类型的边沿而导通，以及响应于所述输入信号的第二类型的边沿而截至，所述驱动器晶体管具有源极、漏极和栅极，所述驱动器晶体管的源极与所述第一电源节点连接；以及竞争电路，包括: 控制电路，被配置为基于所述驱动器晶体管的栅极处的信号来生成控制信号；和竞争晶体管，位于所述驱动器晶体管的漏极与第二电源节点之间，所述竞争晶体管具有被配置为接收所述控制信号的栅极，并且所述第二电源节点具有第二电压电平， 如果响应于所述输入信号的第一类型的边沿，所述输出节点处的信号上升，则所述第二电压电平小于所述第一电压电平，并且 如果响应于所述输入信号的第二类型的边沿，所述输出节点处的信号下降，则所述第二电压电平大于所述第一电压电平。2.根据权利要求1所述的电路，其中，所述竞争晶体管具有的驱动能力等于或小于所述驱动器晶体管的驱动能力。3.根据权利要求1所述的电路，其中， 所述输入信号具有的电压电平在O参考电平至预定的电压电平Vdd的范围内；以及 所述第一电压电平与所述第二电压电平之间的电压差值的绝对值不大于Vdd。4.根据权利要求1所述的电路，其中，所述竞争电路还包括转换速率检测电路，所述转换速率检测电路被配置为基于所述输出节点处的信号来生成反馈信号。5.根据权利要求1所述的电路，其中，所述控制电路被配置为:通过将所述驱动器晶体管的栅极处的信号的第一边沿延迟基于所述电路的输出节点处的信号的转换速率所确定的延时周期来生成所述控制信号的第一边沿，所述驱动器晶体管的栅极处的信号的第一边沿被配置为将所述驱动器晶体管从截止状态转变为导通状态。6.一种电路，包括: 第一电源节点，被配置为提供具有第一电压电平的第一电压； 第二电源节点，被配置为提供具有第二电压电平的第二电压，所述第一电压电平大于所述第二电压电平； 输出节点； 第一 P型晶体管，连接在所述第一电源节点与所述输出节点之间； 第一 N型晶体管，连接在所述第二电源节点与所述输出节点之间； 偏置电路，被配置为基于输入信号来控制所述第一 P型晶体管和所述第一 N型晶体管；以及 第一竞争电路和第二竞争电路中的至少一个，其中 所述第一竞争电路被配置为:在所述第一 P型晶体管设置为将所述第一 P型晶体管的漏极拉至所述第一电压电平之后的第一时间周期内，将所述第一 P型晶体管的漏极拉至第三电压电平，基于所述输出节点处的信号的第一边沿的转换速率来确定所述第一时间周期，并且所述第三电压电平小于所述第一电压电平；和 所述第二竞争电路被配置为:在所述第一 N型晶体管设置为将所述第一 N型晶体管的漏极拉至所述第二电压电平之后的第二时间周期内，将所述第一 N型晶体管的漏极拉至第四电压电平，基于所述输出节点处的信号的第二边沿的转换速率来确定所述第二时间周期，并且所述第四电压电平大于所述第二电压电平。7.根据权利要求6所述的电路，其中，所述第一竞争电路包括: 转换速率检测电路，被配置为基于所述输出节点处的信号来生成反馈信号； 第二 N型晶体管，具有源极、漏极和栅极，所述第二 N型晶体管的漏极与所述第一 P型晶体管的漏极连接，并且所述第二 N型晶体管的源极被配置为接收具有所述第三电压电平的电压；以及 控制电路，被配置为:基于将所述第一P型晶体管的栅极处的信号的下降沿延迟第一延时周期来生成所述第二 N型晶体管的栅极处的信号的下降沿，并且基于所述第一延时周期来确定所述第一时间周期。8.根据权利要求7所述的电路，其中，所述第一竞争电路的控制电路还被配置为:基于将所述第一 P型晶体管的栅极处的信号的上升沿延迟所述第一延时周期来生成所述第二 N型晶体管的栅极处的信号的上升沿。9.根据权利要求7所述的电路，其中，所述第一竞争电路的控制电路还被配置为:响应于所述第一 P型晶体管的栅极处的信号的上升沿并且不管所述反馈信号如何，生成所述第二 N型晶体管的栅极处的信号的上升沿。10.一种方法，包括: 响应于输入信号的边沿，通过电路的驱动器晶体管将所述电路的输出节点与第一电源节点电连接，所述驱动器晶体管连接在所述第一电源节点与所述输出节点之间； 基于所述驱动器晶体管的栅极处的信号和所述电路的输出节点处的信号的转换速率来生成控制信号；以及 响应于所述控制信号，通过竞争电路将所述驱动器晶体管的漏极与第二电源节点电连接使得所述竞争电路与所述驱动器晶体管竞争。
【文档编号】H03K19/0944GK105915210SQ201510575741
【公开日】2016年8月31日
【申请日】2015年9月11日
【发明人】陈建宏, 黄琮靖, 林志昌, 黃明杰, 薛福隆
【申请人】台湾积体电路制造股份有限公司