中高频多模分频比可调节lo小数分频器的制造方法
【专利摘要】本发明提供一种中高频多模分频比可调节LO小数分频器，包括：/2整数分频器；波形调整电路，与所述/2整数分频器相连接；降采样器，与所述波形调整电路相连接；数字逻辑电路；相位对齐模块，输入端与所述数字逻辑电路及所述波形调整电路相连接，输出端与所述降采样器相连接；多路相位信号合并电路，与所述降采样器相连接。本发明的中高频多模分频比可调节LO小数分频器通过开关调节降采样器中计数器接入电路的级数，依据需要生成任意N/2（N=3，5，7…）的分频比信号，调节更加灵活；同时，还通过器件复用的方法极大节省了电路的面积。
【专利说明】
中高频多模分频比可调节LO小数分频器
技术领域
[0001]本发明属于无线通信集成电路技术领域，特别涉及一种中高频多模分频比可调节LO小数分频器。
【背景技术】
[0002]随着无线通信技术的进步与发展，收发机对本振信号(Local0scillator，L0)的要求愈发严苛。一方面，为使得收发机能够适用于多种频段不同的通信协议，本振信号需要具有较大的频率覆盖范围，另一方面，由于越来越多的射频系统模块集成于同一芯片之上，使得本振信号受到来自其他模块的干扰愈发严重。其中，当功率放大器(PA)与VC0(VoltageControl Oscillator，VC0)频率接近时，会产生VCO pulling效应，引起工作频率偏差，严重影响整个系统的性能。因而，如何在覆盖所需频率的基础上保证本振信号的纯净度成为一大问题。
[0003]其中一种较为普遍的解决方式为:在压控振荡器后面，加入LO小数分频器，使得VCO产生的信号和PA信号频段不重合，避免VCO信号受到PA信号或其整数次谐波信号的影响。若LO小数分频器分频比可变，并且能够根据干扰源对分频比和VCO输出频率进行动态调整，LO信号就能免受不可预期的干扰源影响，在更好地保证信号纯净度的同时适应不同频段的通信协议。
[0004]传统的LO小数分频器多采用模拟混频或相位切换的方式实现。前者通过将两个不同整数分频倍数的信号(分频比为/N和/M的信号)进行混频，以频率叠加的方式，产生一个小数的分频倍数(最终得到频率为(N+M)/(NXM))。由于混频器自身的镜像干扰问题，电路需要加入额外的大面积电感进行滤波，提高了电路实现成本。而后一种方法通过选择器有规律地选取不同相位的信号，进行组合，实现小数分频，然而分频比仅限定于/1.5与/2.5，极大限制了电路的应用范围，此外，相位切换方法需要生成能够随输出改变的选择信号，随之带来的毛刺问题较难消除。
[0005]因此，为克服上述两类分频器所耗面积大以及分频比受限的缺点，需要提出更为新型的结构。
【发明内容】
[0006]本发明针对现有技术存在的上述不足，提出了一种中高频多模分频比可调节LO小数分频器，用于解决现有技术中的LO小数分频器由于自身有限的镜像干扰抑制能力而导致的需要外加额外的大面积电感来进行滤波的问题，以及通过选择器有规律地选取不同相位的信号而存在的分频比范围有限和毛刺难以消除的问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种中高频多模分频比可调节LO小数分频器，所述中高频多模分频比可调节LO小数分频器包括:
[0008]/2整数分频器，适于将输入的差分信号转换为相差90°相位的四路正交信号；
[0009]波形调整电路，与所述/2整数分频器相连接，适于将所述/2整数分频器转换的四路正交信号转化为四路满摆幅信号；
[0010]降采样器，与所述波形调整电路相连接，适于根据所需分频比将所述波形调整电路转换的四路满摆幅信号的频率整奇数倍降低；
[0011 ]数字逻辑电路，适于根据需要产生控制信号调整所述LO小数分频器的分频比；
[0012]相位对齐模块，输入端与所述数字逻辑电路及所述波形调整电路相连接，输出端与所述降采样器相连接，适于依据所述数字逻辑电路产生的控制信号生成复位信号，并将所述复位信号输出至所述降采样器，以避免经过所述降采样器的四路满摆幅信号的相位出现错乱；
[0013]多路相位信号合并电路，与所述降采样器相连接，适于将经过所述降采样器处理后的四路满摆幅信号拼合在一起，并输出所需的小数分频信号。
[0014]作为本发明的中高频多模分频比可调节LO小数分频器的一种优选方案，所述降采样器包括:
[0015]计数器电路，与所述波形调整电路相连接，适于将所述波形调整电路转换的四路满摆幅信号进行降采样；
[0016]整形电路，与所述计数器电路相连接，适于改变经所述计数器电路降采样后的四路满摆幅信号的输出脉冲宽度，避免后续合并后出现重叠现象。
[0017]作为本发明的中高频多模分频比可调节LO小数分频器的一种优选方案，所述计数器电路包括:多级首尾相连的第一D触发器及第一互补传输门开关；
[0018]所述第一 D触发器包括CLK端、RST端、D端、Q端及Qb端;每一级所述第一 D触发器的CLK端与所述波形调整电路相连接，适于接收所述波形调整电路转化的四路满摆幅信号;每一级所述第一 D触发器的RST与所述相位对齐模块相连接，适于接收所述相位对齐模块生成的复位信号;第一级的所述第一 D触发器的Qb端与第二级的所述第一 D触发器的D端相连接，后续每一级所述第一 D触发器的Q端与其下一级的所述第一 D触发器的D端相连接;第i级所述第一D触发器分别接入两个控制信号相反的、互补的第一互补传输门开关Si及Si，，所述第一互补传输门开关Si的一端与第i级所述第一 D触发器的Qb端相连接，另一端与第一级所述第一D触发器的D端相连接，所述第一互补传输门开关Si ’的一端与第i级所述第一D触发器的Q端相连接，另一端与第i+Ι级所述第一 D触发器的D端相连接，其中，i为大于或等于3的奇数。
[0019]作为本发明的中高频多模分频比可调节LO小数分频器的一种优选方案，所述计数器电路中所述第一 D触发器的级数为最大分频比的2倍。
[0020]作为本发明的中高频多模分频比可调节LO小数分频器的一种优选方案，所述整形电路包括:第二 D触发器及多个第二互补传输门开关；
[0021 ] 所述第二D触发器包括CLK端、SET端、D端、Q端及Qb端;所述第二 D触发器的CLK端及SET端与所述波形调整电路相连接，适于接收所述波形调整电路转化的四路满摆幅信号；
[0022]多个所述第二互补传输门开关并联后，一端与所述计数器电路相连接，另一端与所述第二D触发器的D端相连接;第二互补传输门开关Si”的通断状态依据不同的分频比与所述第一互补传输门开关Si的通段状态保持一致。
[0023]作为本发明的中高频多模分频比可调节LO小数分频器的一种优选方案，所述相位对齐模块包括相位对齐电路，所述相位对齐电路的输入端与所述数字逻辑电路及所述波形调整电路相连接，输出端与所述降采样器相连接;所述相位对齐电路为多级级联结构，且所述相位对齐电路的每一级均包括偶数个第三互补传输门开关及偶数个反相器，所述第三互补传输门开关与所述反相器交替排布连接。
[0024]作为本发明的中高频多模分频比可调节LO小数分频器的一种优选方案，所述第三互补传输门开关包括互补的NMOS管及PMOS管；
[0025]所述相位对齐电路每一级中的第奇数个所述第三互补传输门开关中的匪OS管的栅极由0°相位信号控制，PMOS管的栅极由180°相位信号控制;所述相位对齐电路每一级中的第偶数个所述第三互补传输门开关中的NMOS管的栅极由180°相位信号控制，PMOS管的栅极由0°相位信号控制。
[0026]作为本发明的中高频多模分频比可调节LO小数分频器的一种优选方案，所述相位对齐模块还包括附加电路，所述附加电路的输入端与所述波形调整电路及高电平电压源相连接;所述附加电路为多级级联结构，且所述附加电路的每一级均包括偶数个第四互补传输门开关及偶数个反相器，所述第四互补传输门开关与所述反相器交替排布连接。
[0027]作为本发明的中高频多模分频比可调节LO小数分频器的一种优选方案，所述第四互补传输门开关包括互补的NMOS管及PMOS管；
[0028]所述相位附加电路每一级中的第奇数个所述第四互补传输门开关中的匪OS管的栅极由90°相位信号控制，PMOS管的栅极由270°相位信号控制;所述附加电路每一级中的第偶数个所述第四互补传输门开关中的NMOS管的栅极由270°相位信号控制，PMOS管的栅极由90°相位信号控制。
[0029]作为本发明的中高频多模分频比可调节LO小数分频器的一种优选方案，所述多路相位信号合并电路为类或非门结构，包括四个或非门结构，每个所述或非门结构均包括依次串联的四个PMOS管及一个NMOS管;每个所述或非门结构中，所述PMOS管的漏极与相邻的所述PMOS管的源极相连接，所述NMOS管的漏极与与其相邻的所述PMOS管的漏极相连接;每个所述或非门结构中，四个所述PMOS管的栅极分别接入所述降采样器输出的四路信号，且不同的所述或非门结构中对应的所述PMOS管的栅极接入的所述降采样器输出的四路信号的次序依次轮换;远离所述NMOS管的所述PMOS管的源极均与电源电压相连接，所述匪OS管的漏极及与其相邻的所述PMOS管的漏极均与信号输出端相连接。
[0030]本发明的一种中高频多模分频比可调节LO小数分频器的有益效果为:本发明的中高频多模分频比可调节LO小数分频器可以通过开关调节降采样器中计数器接入电路的级数，依据需要生成任意Ν/2(Ν = 3，5，7.._)的分频比信号，调节更加灵活；同时，还可以通过器件复用的方法极大节省了电路的面积。
【附图说明】
[0031]图1显示为本发明的中高频多模分频比可调节LO小数分频器的框架示意图。
[0032]图2显示为本发明的中高频多模分频比可调节LO小数分频器以0°相位信号通路为例的降采样器中计数器电路的示意图。
[0033]图3显示为本发明的中高频多模分频比可调节LO小数分频器以0°相位信号通路为例的降采样器中整形电路的示意图。
[0034]图4显示为本发明的中高频多模分频比可调节LO小数分频器中相位对齐电路示的意图。
[0035]图5显示为本发明的中高频多模分频比可调节LO小数分频器中多路相位合并电路的示意图。
[0036]图6显示为本发明的中高频多模分频比可调节LO小数分频器在/1.5下分频部分的各级输出波形图。
[0037]元件标号说明
[0038]I/2整数分频器
[0039]2波形调整电路
[0040]3降采样器
[0041]31降采样器中的计数器电路
[0042]311第一互补传输门开关
[0043]312第一 D触发器
[0044]32降采样器中的整形电路
[0045]321第二互补传输门开关
[0046]322第二 D触发器
[0047]4相位对齐模块
[0048]41相位对齐电路
[0049]411相位对齐电路中的一级
[0050]4111反相器
[0051]4112第三互补传输门开关
[0052]42附加电路
[0053]5多路相位信号合并电路
[0054]51或非门结构
[0055]511PMOS 管
[0056]512NMOS 管
[0057]6数字逻辑电路
【具体实施方式】
[0058]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0059]请参阅图1至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0060]请参阅图1，本发明提供一种中高频多模分频比可调节LO小数分频器，所述中高频多模分频比可调节LO小数分频器包括:
[0061]/2整数分频器I，所述/2整数分频器I适于将输入的差分信号转换为相差90°相位的四路正交信号；波形调整电路2，所述波形调整电路2与所述/2整数分频器I相连接，适于将所述/2整数分频器I转换的四路正交信号转化为四路满摆幅信号；降采样器3，所述降采样器3与所述波形调整电路2相连接，适于根据所需分频比将所述波形调整电路2转换的四路满摆幅信号的频率整奇数倍降低;数字逻辑电路6，所述数字逻辑电路6适于根据需要产生控制信号调整所述LO小数分频器的分频比；相位对齐模块4，所述相位对齐模块4的输入端与所述数字逻辑电路6及所述波形调整电路2相连接，输出端与所述降采样器3相连接，适于依据所述数字逻辑电路6产生的控制信号生成复位信号，并将所述复位信号输出至所述降采样器3，以避免经过所述降采样器3的四路满摆幅信号的相位出现错乱；多路相位信号合并电路5，所述多路相位信号合并电路5与所述降采样器3相连接，适于将经过所述降采样器3处理后的四路满摆幅信号拼合在一起，并输出所需的小数分频信号。
[0062]作为示例，所述/2整数分频器I处于整个所述中高频多模分频比可调节LO小数分频器的第一级，其工作频率最高，采用适于较高频率的CML结构，其输入为频率为f的差分信号clk、clkb，输出四路相位差为90°的正交信号，其频率为f/2，分别即为为O_0°、o_90°、o_180° 及ο_270° ο
[0063]作为示例，所述波形调整电路2中包括偶数级反相器构成的缓冲器，其中，第一级反相器为自偏置结构，其后多级反相器尺寸逐一放大，以确保最终可以输出四路上升、下降沿较陡的满摆幅近似方波信号。在一示例中，所述波形调整电路2包括6级反相器构成的缓冲器。
[0064]需要说明的是，所述中高频多模分频比可调节LO小数分频器包括4个所述波形调整电路2，4个所述波形调整电路2分别接入所述/2整数分频器I输出的四路信号，并分别输出一路上升、下降沿较陡的满摆幅近似方波信号，即4路所述波形调整电路2共输出4路上升、下降沿较陡的满摆幅近似方波信号，分别即为PhaseO。、Phase90°、Phasel80°及Phase270°，如图6所示。
[0065]作为示例，所述降采样器3包括:计数器电路31，所述计数器电路31与所述波形调整电路2相连接，适于将所述波形调整电路2转换的四路满摆幅信号进行降采样;整形电路32，所述整形电路32与所述计数器电路31相连接，适于改变经所述计数器电路31降采样后的四路满摆幅信号的输出脉冲宽度，避免后续合并后出现重叠现象。
[0066]作为示例，所述计数器电路31及所述整形电路32的数量均为4个，4个所述计数器电路31分别于4个所述波形调整电路2—一对应连接，4个所述整形电路32与4个所述计数器电路31——对应连接。
[0067]请参阅图2，所述计数器电路31包括:多级首尾相连的第一D触发器312及第一互补传输门开关311;所述第一 D触发器312包括CLK端、RST端、D端、Q端及Qb端;每一级所述第一 D触发器312的CLK端均与所述波形调整电路2相连接，适于接收所述波形调整电路2波形调整后的0°?270°四路正交信号PhaseO。?Phase270°，其中，图2以所述第一D触发器312的CLK端接入Phase0°信号作为示例;第一级的所述第一 D触发器312的Qb端与第二级的所述第一 D触发器312的D端相连接，后续每一级所述第一 D触发器312的Q端与其下一级的所述第一 D触发器312的D端相连接;每一级所述第一 D触发器312的RST与所述相位对齐模块4相连接，适于接收所述相位对齐模块4生成的复位信号;第i级所述第一 D触发器312分别接入两个控制信号相反的、互补的第一互补传输门开关311Si及Si’，所述第一互补传输门开关311Si的一端与第i级所述第一D触发器312的Qb端相连接，另一端与第一级所述第一D触发器312的D端相连接，所述第一互补传输门开关311Si ’的一端与第i级所述第一D触发器312的Q端相连接，另一端与第i+Ι级所述第一 D触发器312的D端相连接，其中，i为大于或等于3的奇数。
[0068]作为示例，所述计数器电路31中所述第一D触发器312的级数为最大分频比的2倍。在所述中高频多模分频比可调节LO小数分频器的最大分频比为/3.5的前提下，所述计数器电路31的级数为7级，如图2所示，即包括7个所述第一 D触发器312。
[0069]作为示例，所述第一互补传输门开关311包括互补的NMOS管及PMOS管;通过控制所述第一互补传输门开关311的通断，可以改变接入所述降采样器3中的所述计数器电路31的级数，以改变其降采样率，进而达到调节分频比的目的。需要说明的是，i的取值决定所述中高频多模分频比可调节LO小数分频器可达到的分频比，最终对应得到分频比为i/2的信号。若电路需要产生分频比为k/2的信号，控制所述第一互补传输门开关311S1(i = k)&S1’(i#k)中匪OS管的栅极信号为高电平，PMOS管的栅极信号为低电平;其余所述第一互不传输门开关311中匪OS管的栅极信号为低电平，PMOS管的栅极信号为高电平，由此使得仅有前i级D触发器接入计数器，所述的计数器电路实现/i的降采样率。
[0070]作为示例，由于本发明的中高频多模分频比可调节LO小数分频器需要实现/1.5、/
2.5及/3.5的分频比，因此，第3、5及7级所述第一D触发器312分别接入两个控制信号相反的、互补的第一互补传输门开关311Si及Si’，即第3级所述第一 D触发器312分别接入两个控制信号相反的、互补的所述第一互补传输门开关311S3及S3’，第5级所述第一D触发器312分别接入两个控制信号相反的、互补的所述第一互补传输门开关311S5及S5’，第7级所述第一D触发器312分别接入两个控制信号相反的、互补的所述第一互补传输门开关311S7。当所述计数器电路31处于工作状态时，若此时需要产生分频比为/1.5的信号，则所述数字逻辑电路6输出的控制信号en_3、en_5b、en_7b为高电平信号，en_3b、en_5、en_7为低电平信号，使得所述第一互补传输门开关311S3导通，所述第一互补传输门开关311S5及S7断开，所述第一互补传输门开关311S3’、S5’断开，由此仅前3级的所述第一 D触发器312接入所述计数器电路31，产生降采样率为/3的信号。其他情况，依此类推。
[0071]作为示例，所述第一D触发器312，可依据电路工作频率选择不同的结构，由于此时输入频率较高，所以所述第一 D触发器312采用单相时钟(TSPC)结构。
[0072]请参阅图3，所述整形电路32包括:第二D触发器322及多个第二互补传输门开关321;所述第二 D触发器322包括CLK端、SET端、D端、Q端及Qb端;所述第二 D触发器322的CLK端及SET端与所述波形调整电路2相连接，适于接收所述波形调整电路2转化的四路满摆幅信号;多个所述第二互补传输门开关321并联后，一端与所述计数器电路311相连接，另一端与所述第二D触发器322的D端相连接;第二互补传输门开关321Si”的通断状态依据不同的分频比与所述第一互补传输门开关311Si的通段状态保持一致。在一示例中，所述第二互补传输门开关321的数量为三个，为避免四路信号出现相位错位的情况，4个降采样器3中的所述整形电路32的所述第二互补传输门开关321分别接入来自所述计数器电路31不同级的输出，具体的，在0°相位信号通路中，所述第二互补传输门开关321S3”接入所述计数器电路31中第I级所述第一D触发器312的Qb端信号，所述第二互补传输门开关321S5”接入所述计数器电路31中第4级所述第一 D触发器312的Q端信号，所述第二互补传输门开关321S7”接入所述计数器电路31中第2级所述第一D触发器312的Q端信号;在90°相位信号通路中，所述第二互补传输门开关321S3”接入所述计数器电路31中第3级所述第一 D触发器312的Q端信号，所述第二互补传输门开关321S5”接入所述计数器电路31中第5级所述第一 D触发器312的Q端信号，所述第二互补传输门开关321S7”接入所述计数器电路31中第7级所述第一D触发器312的Q端信号；在180°相位信号通路中，所述第二互补传输门开关321S3”接入所述计数器电路31中第2级的所述第一 D触发器312的Q端信号，所述第二互补传输门开关321S5”接入所述计数器电路31中第I级所述第一D触发器312的Qb端信号，所述第二互补传输门开关321S7”接入所述计数器电路31中第5级的所述第一D触发器312的Q端信号;在270°相位信号通路中，所述第二互补传输门开关321S3”接入所述计数器电路31中第2级所述第一D触发器312的Q端信号，所述第二互补传输门开关321S5”接入所述计数器电路31中第3级所述第一 D触发器312的Q端信号，所述第二互补传输门开关321S7”接入所述计数器电路31中第4级所述第一 D触发器312的Q端信号。所述第二 D触发器322的CLK端与SET端均接入对应相位信号，输出得到与接入所述降采样器3之前脉冲宽度相同的信号，有效避免出现四路信号合并后，不同相位叠加在一起的情况。
[0073]请参阅图4，所述相位对齐模块4包括相位对齐电路41，所述相位对齐电路41的输入端与所述数字逻辑电路6及所述波形调整电路2相连接，输出端与所述降采样器3相连接；所述相位对齐电路41为多级级联结构，且所述相位对齐电路41的每一级均包括偶数个第三互补传输门开关4112及偶数个反相器4111，所述第三互补传输门开关4112与所述反相器4111交替排布连接。在一示例中，每一级所述相位对齐电路41中，所述第三互补传输门开关4112及所述反相器4111的数量均为两个。所述的相位对齐电路41尺寸逐级成倍数递增。所述反相器4111保证信号上升时间；所述第三互补传输门开关4112保证信号始终处于0°和90°相位之间；逐级级联的方式保证信号在驱动较大的情况下，仍能以较快的速度上升。
[0074]作为示例，所述第三互补传输门开关4112包括互补的NMOS管及PMOS管；所述相位对齐电路41每一级中的第奇数个所述第三互补传输门开关4112中的匪OS管的栅极由0°相位信号控制，PMOS管的栅极由180°相位信号控制;所述相位对齐电路41每一级中的第偶数个所述第三互补传输门开关4112中的NMOS管的栅极由180°相位信号控制，PMOS管的栅极由0°相位信号控制。
[0075]作为示例，所述的相位对齐电路41旨在调节输入到计数器电路31的复位信号出现在合适的位置，使得无论复位信号于何时产生，经过所述相位对齐电路41后，都能保持在0°和90°相位信号之间输入到所述计数器电路31当中，由此避免四路波形相位错乱。所述的相位对齐电路41，其输入为数字逻辑电路6产生的复位信号，其输出接入四路降采样器3的所述计数器电路31中每一级所述第一D触发器312的RST端，作为示例，为减少输出驱动，其输出可选择接入所述降采样器3的所述计数器电路31中第一级和第三级所述第一 D触发器312的RST端。
[0076]作为示例，所述的相位对齐电路41，由于直接应用输出的0°和180°相位信号进行控制，导致0°和180°信号通路经过负载与另外两路不同，最终输出四路信号相位有偏差，得到的拼合后的信号频率上下浮动。为避免该问题，所述的相位对齐模块4还包括附加电路42，所述附加电路42的输入端与所述波形调整电路2及高电平电压源相连接;所述附加电路42的结构与所述相位对齐电路41的结构相同，即所述附加电路42为多级级联结构，且所述附加电路42的每一级均包括偶数个第四互补传输门开关及偶数个反相器，所述第四互补传输门开关与所述反相器交替排布连接;所述第四互补传输门开关包括互补的NMOS管及PMOS管;所述相位附加电路每一级中的第奇数个所述第四互补传输门开关中的WOS管的栅极由90°相位信号控制，PMOS管的栅极由270°相位信号控制;所述附加电路每一级中的第偶数个所述第四互补传输门开关中的匪OS管的栅极由270°相位信号控制，PMOS管的栅极由90°相位信号控制。
[0077]请参阅图5，所述多路相位信号合并电路5为类或非门结构，包括四个或非门结构51，每个所述或非门结构51均包括依次串联的四个PMOS管511及一个匪OS管512;每个所述或非门结构51中，所述PMOS管511的漏极与相邻的所述PMOS管511的源极相连接，所述匪OS管512的漏极与与其相邻的所述PMOS管511的漏极相连接;每个所述或非门结构51中，四个所述PMOS管511的栅极分别接入所述降采样器3输出的四路信号，且不同的所述或非门结构51中对应的所述PMOS管511的栅极接入的所述降采样器3输出的四路信号的次序依次轮换；远离所述NMOS管512的所述PMOS管511的源极均与电源电压VDD相连接，所述NMOS管512的漏极及与其相邻的所述PMOS管511的漏极均与信号输出端相连接。所述多路向微信号合并电路5为解决传统或非门结构中，由于四个串联PMOS管在导通时所需充电的寄生电容大小不同而导致的四路信号相位失配问题，所述的类或非门结构加入了另外三路信号次序轮换的PMOS管串联结构作为补偿电路，消除了不对称问题，
[0078]综上所述，本发明提供一种中高频多模分频比可调节LO小数分频器，所述中高频多模分频比可调节LO小数分频器包括:/2整数分频器，适于将输入的差分信号转换为相差90°相位的四路正交信号；波形调整电路，与所述/2整数分频器相连接，适于将所述/2整数分频器转换的四路正交信号转化为四路满摆幅信号；降采样器，与所述波形调整电路相连接，适于根据所需分频比将所述波形调整电路转换的四路满摆幅信号的频率整奇数倍降低;数字逻辑电路，适于根据需要产生控制信号调整所述LO小数分频器的分频比；相位对齐模块，输入端与所述数字逻辑电路及所述波形调整电路相连接，输出端与所述降采样器相连接，适于依据所述数字逻辑电路产生的控制信号生成复位信号，并将所述复位信号输出至所述降采样器，以避免经过所述降采样器的四路满摆幅信号的相位出现错乱；多路相位信号合并电路，与所述降采样器相连接，适于将经过所述降采样器处理后的四路满摆幅信号拼合在一起，并输出所需的小数分频信号。本发明的中高频多模分频比可调节LO小数分频器可以通过开关调节降采样器中计数器接入电路的级数，依据需要生成任意N/2(N = 3，5，7...)的分频比信号，调节更加灵活；同时，还可以通过器件复用的方法极大节省了电路的面积。
[0079]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【主权项】
1.一种中高频多模分频比可调节LO小数分频器，其特征在于，包括: /2整数分频器，适于将输入的差分信号转换为相差90°相位的四路正交信号； 波形调整电路，与所述/2整数分频器相连接，适于将所述/2整数分频器转换的四路正交信号转化为四路满摆幅信号； 降采样器，与所述波形调整电路相连接，适于根据所需分频比将所述波形调整电路转换的四路满摆幅信号的频率整奇数倍降低； 数字逻辑电路，适于根据需要产生控制信号调整所述LO小数分频器的分频比； 相位对齐模块，输入端与所述数字逻辑电路及所述波形调整电路相连接，输出端与所述降采样器相连接，适于依据所述数字逻辑电路产生的控制信号生成复位信号，并将所述复位信号输出至所述降采样器，以避免经过所述降采样器的四路满摆幅信号的相位出现错舌L; 多路相位信号合并电路，与所述降采样器相连接，适于将经过所述降采样器处理后的四路满摆幅信号拼合在一起，并输出所需的小数分频信号。2.根据权利要求1所述的中高频多模分频比可调节LO小数分频器，其特征在于:所述降米样器包括: 计数器电路，与所述波形调整电路相连接，适于将所述波形调整电路转换的四路满摆幅信号进行降采样； 整形电路，与所述计数器电路相连接，适于改变经所述计数器电路降采样后的四路满摆幅信号的输出脉冲宽度，避免后续合并后出现重叠现象。3.根据权利要求2所述的中高频多模分频比可调节LO小数分频器，其特征在于:所述计数器电路包括:多级首尾相连的第一 D触发器及第一互补传输门开关； 所述第一D触发器包括CLK端、RST端、D端、Q端及Qb端;每一级所述第一D触发器的CLK端与所述波形调整电路相连接，适于接收所述波形调整电路转化的四路满摆幅信号;每一级所述第一 D触发器的RST与所述相位对齐模块相连接，适于接收所述相位对齐模块生成的复位信号;第一级的所述第一 D触发器的Qb端与第二级的所述第一 D触发器的D端相连接，后续每一级所述第一 D触发器的Q端与其下一级的所述第一 D触发器的D端相连接;第i级所述第一D触发器分别接入两个控制信号相反的、互补的第一互补传输门开关Si及Si’，所述第一互补传输门开关S1的一端与第i级所述第一 D触发器的Qb端相连接，另一端与第一级所述第一D触发器的D端相连接，所述第一互补传输门开关Si’的一端与第i级所述第一D触发器的Q端相连接，另一端与第i+Ι级所述第一 D触发器的D端相连接。其中，i为大于或等于3的奇数。4.根据权利要求3所述的中高频多模分频比可调节LO小数分频器，其特征在于:所述计数器电路中所述第一 D触发器的级数为最大分频比的2倍。5.根据权利要求3所述的中高频多模分频比可调节LO小数分频器，其特征在于:所述整形电路包括:第二 D触发器及多个第二互补传输门开关； 所述第二D触发器包括CLK端、SET端、D端、Q端及Qb端;所述第二D触发器的CLK端及SET端与所述波形调整电路相连接，适于接收所述波形调整电路转化的四路满摆幅信号； 多个所述第二互补传输门开关并联后，一端与所述计数器电路相连接，另一端与所述第二 D触发器的D端相连接;第二互补传输门开关S1 ”的通断状态依据不同的分频比与所述第一互补传输门开关通段状态保持一致。6.根据权利要求1所述的中高频多模分频比可调节LO小数分频器，其特征在于:所述相位对齐模块包括相位对齐电路，所述相位对齐电路的输入端与所述数字逻辑电路及所述波形调整电路相连接，输出端与所述降采样器相连接;所述相位对齐电路为多级级联结构，且所述相位对齐电路的每一级均包括偶数个第三互补传输门开关及偶数个反相器，所述第三互补传输门开关与所述反相器交替排布连接。7.根据权利要求6所述的中高频多模分频比可调节LO小数分频器，其特征在于:所述第三互补传输门开关包括互补的NMOS管及PMOS管； 所述相位对齐电路每一级中的第奇数个所述第三互补传输门开关中的NMOS管的栅极由0°相位信号控制，PMOS管的栅极由180°相位信号控制;所述相位对齐电路每一级中的第偶数个所述第三互补传输门开关中的NMOS管的栅极由180°相位信号控制，PMOS管的栅极由0°相位信号控制。8.根据权利要求6所述的中高频多模分频比可调节LO小数分频器，其特征在于:所述相位对齐模块还包括附加电路，所述附加电路的输入端与所述波形调整电路及高电平电压源相连接;所述附加电路为多级级联结构，且所述附加电路的每一级均包括偶数个第四互补传输门开关及偶数个反相器，所述第四互补传输门开关与所述反相器交替排布连接。9.根据权利要求8所述的中高频多模分频比可调节LO小数分频器，其特征在于:所述第四互补传输门开关包括互补的NMOS管及PMOS管； 所述相位附加电路每一级中的第奇数个所述第四互补传输门开关中的NMOS管的栅极由90°相位信号控制，PMOS管的栅极由270°相位信号控制;所述附加电路每一级中的第偶数个所述第四互补传输门开关中的匪OS管的栅极由270°相位信号控制，PMOS管的栅极由90°相位信号控制。10.根据权利要求1所述的中高频多模分频比可调节LO小数分频器，其特征在于:所述多路相位信号合并电路为类或非门结构，包括四个或非门结构，每个所述或非门结构均包括依次串联的四个PMOS管及一个NMOS管;每个所述或非门结构中，所述PMOS管的漏极与相邻的所述PMOS管的源极相连接，所述NMOS管的漏极与与其相邻的所述PMOS管的漏极相连接;每个所述或非门结构中，四个所述PMOS管的栅极分别接入所述降采样器输出的四路信号，且不同的所述或非门结构中对应的所述PMOS管的栅极接入的所述降采样器输出的四路信号的次序依次轮换；远离所述匪OS管的所述PMOS管的源极均与电源电压相连接，所述NMOS管的漏极及与其相邻的所述PMOS管的漏极均与信号输出端相连接。
【文档编号】H03L7/18GK105915216SQ201610210727
【公开日】2016年8月31日
【申请日】2016年4月6日
【发明人】徐利成, 刘力僮, 潘步堃, 金晶, 周健军
【申请人】上海交通大学