上电复位电路的制作方法
【专利摘要】本发明公开了一种上电复位电路，包括：第一NMOS管和第一PMOS管；第一NMOS管的源极接地，第一NMOS管的栅漏极以及第一PMOS管的栅极连接在一起且通过第一电流路径连接到电源电压；第一PMOS管的源极通过第二电流路径连接到电源电压；第一PMOS管的漏极通过第三电流路径接地；第一PMOS管的漏极输出复位信号；第三电流路径的导通电流小于第二电流路径的导通电流；翻转电压为第一NMOS管和第一PMOS管的栅源电压的和。本发明能节省面积、降低功耗，能实现工艺跟随。
【专利说明】
上电复位电路
技术领域
[0001]本发明涉及一种半导体集成电路，特别是涉及一种上电复位(PowerOn Reset，P0R)电路。
【背景技术】
[0002]如图1所示，是现有POR电路的示意图，电阻RlOl和R102对电源电压VDD分压并在节点NET100形成翻转电压(Vtrip)，翻转电压输入到NMOS管MlOl的栅极，NMOS管MlOl的漏极即节点NETlOl通过电阻R103接电源电压VDD，NM0S管MlOl的漏极还输出上电复位信号到反相器INV100的输入端，反相器INV100的输出端输出反相的复位信号RSTB。
[0003]如图2所示，是现有上电复位电路的上下电时序图，在上下电过程中，电源电压VDD会逐渐上升，翻转电压即节点NET100的电压会随电源电压VDD的上升而上升，此时复位信号RSTB为O，当翻转电压的值达到匪OS管MlOl的阈值电压时，匪OS管MlOl开始导通，此时其导通电阻(Ron)与电阻R103分压，当上电复位信号即节点NETlOl的电压达到反相器INV100的阈值时复位信号RSTB翻转为I，上电复位过程完成，反之为下电过程。
[0004]由图1所示可知，现有电路的翻转电压由电阻RlOI和R1 2对电源电压VDD分压得至IJ，在集成电路中，电阻会占用较大的芯片面积，同时还有具有较大的功耗。
[0005]另外，翻转电压通过和匪OS管MlOl的阈值电压比较来实现匪OS管MlOl导通和截止的控制，最后实现对上电复位信号的控制，由于在实际应用中匪OS管MlOl的阈值电压会随工艺变化，也即在半导体集成电路中匪OS管MlOl的阈值电压不会一成不变的，同一匪OS管MlOl会随着电压和温度的变化而变化，形成于同一晶圆片上的不同位置的NMOS管的阈值电压也会互相之间会有差别，而采用相同工艺形成于不同晶圆上的NMOS管的阈值电压之间也会有差别，由电阻分压形成的翻转电压无法跟随匪OS管的阈值电压随工艺变化，也即当NMOS管的阈值电压变化时，翻转电压无法同时同向变化。
【发明内容】
[0006]本发明所要解决的技术问题是提供一种上电复位电路，能节省面积、降低功耗，还能实现工艺跟随。
[0007]为解决上述技术问题，本发明提供的上电复位电路包括:
[0008]第一NMOS 管和第一 PMOS 管。
[0009]所述第一匪OS管的源极接地，所述第一NMOS管的栅极和漏极以及所述第一 PMOS管的栅极连接在一起且通过第一电流路径连接到电源电压。
[0010]所述第一PMOS管的源极通过第二电流路径连接到电源电压。
[0011 ]所述第一 PMOS管的漏极通过第三电流路径接地;所述第一 PMOS管的漏极输出复位信号。
[0012]所述第三电流路径的导通电流小于所述第二电流路径的导通电流。
[0013]所述第一PMOS管的源极到地之间的电压差为所述第一匪OS管的栅源电压和所述第一 PMOS管的栅源电压的叠加，所述第一 NMOS管的栅源电压和所述第一 PMOS管的栅源电压的和形成翻转电压。
[0014]在上下电过程中，所述第一电流路径和所述第三电流路径都导通，当所述电源电压小于所述翻转电压时，所述第二电流路径截止，所述第一 PMOS管的漏极电压通过所述第三电流路径拉低从而使所述复位信号为低电平；当所述电源电压大于所述翻转电压时，所述第二电流路径导通，所述第三电流路径和所述第二电流路径的导通电流进行比较而使所述第一 PMOS管的漏极电压拉升到电源电压的值并输出随电源电压变化的所述复位信号。
[0015]进一步的改进是，还包括:
[0016]电流产生电路，所述电流产生电路在上电时提供工作电流，所述第一电流路径、所述第二电流路径和所述第三电流路径的导通电流都通过所述电流产生电路提供的工作电流镜像得到。
[0017]进一步的改进是，还包括:启动电路，用于在上电时为所述电流产生电路提供启动电流。
[0018]进一步的改进是，所述电流产生电路包括:第二匪OS管、第三匪OS管、第二 PMOS管、第三PMOS管和第一电阻。
[0019]所述第二PMOS管的源极和所述第三PMOS管的源极连接电源电压。
[0020 ]所述第二 PMOS管的栅极和所述第三PMOS管的栅极连接在一起。
[0021 ]所述第二 PMOS管的漏极连接所述第二 NMOS管的漏极。
[0022 ]所述第三PMOS管的漏极连接所述第三NMOS管的漏极。
[0023 ]所述第二 NMOS管的栅极和所述第三NMOS管的栅极连接在一起。
[0024]所述第二NMOS管的源极接地，所述第三NMOS管的源极通过所述第一电阻接地。
[0025]所述电流产生电路的所述第三匪OS管所在路径的电流由所述第二匪OS管的栅源电压和所述第三NMOS管的栅源电压的差值除以所述第一电阻决定。
[0026]进一步的改进是，启动电路，用于在上电时为所述电流产生电路提供启动电流。
[0027]进一步的改进是，所述启动电路包括:
[0028]第四NMOS管、第四PMOS管和第五PMOS管。
[0029]所述第四PMOS管的源极和所述第五PMOS管的源极都连接所述电源电压。
[0030]所述第四PMOS管的栅极连接所述第二PMOS管的栅极。
[0031]所述第四PMOS管的漏极、所述第五PMOS管的栅极和所述第四NMOS管的栅极连接在一起。
[0032]所述第四NMOS管的源极和漏极都接地。
[0033]所述第五PMOS管的漏极连接所述第二NMOS管的漏极，在上下电过程中，所述第五PMOS管导通并提供启动电流到所述第二匪OS管的漏极;所述电流产生电路启动后，所述第四NMOS管组成的电容通过所述第四PMOS管的导通电流充电直至使所述第五PMOS管截止。
[0034]进一步的改进是，所述第一电流路径由第六PMOS管组成，所述第六PMOS管的源极连接电源电压，所述第六PMOS管的栅极连接所述第三PMOS管的栅极，所述第六PMOS管的漏极输出所述第一电流路的导通电流。
[0035]进一步的改进是，所述第六PMOS管和所述第三PMOS管的沟道的宽长比的比值为1:1o
[0036]进一步的改进是，所述第二电流路径由第七PMOS管组成，所述第七PMOS管的源极连接电源电压，所述第七PMOS管的栅极连接所述第三PMOS管的栅极，所述第七PMOS管的漏极输出所述第二电流路的导通电流。
[0037]进一步的改进是，所述第七PMOS管和所述第三PMOS管的沟道的宽长比的比值为N:1，N为大于等于2的整数。
[0038]进一步的改进是，所述第三电流路径由第五匪OS管组成，所述第五匪OS管的源极接地，所述第五匪OS管的栅极连接所述第二匪OS管的栅极，所述第五匪OS管的漏极输出所述第三电流路的导通电流。
[0039]进一步的改进是，所述第五匪OS管和所述第二匪OS管的沟道的宽长比的比值为1:1o
[0040]进一步的改进是，所述第一PMOS管的漏极和两个串联的反相器连接，所述第一PMOS管的漏极通过两个所述反相器的反相后输出所述复位信号。
[0041 ] 进一步的改进是，所述第一匪OS管由一个NMOS管组成或由多个NMOS管并联形成；所述第一 PMOS管由一个PMOS管组成或由多个PMOS管并联形成。
[0042]进一步的改进是，通过调节所述第一匪OS管的宽长比或个数或所述第一PMOS管的宽长比或个数调节所述翻转电压。
[0043]本发明的翻转电压由NMOS管和PMOS管的栅源电压的叠加形成，相对于现有技术中采用电阻分压形成的结构，本发明能节省电路面积、提高集成度，同时还能降低功耗。
[0044]另外，相对于现有结构翻转电压和所控制的NMOS管的阈值电压之间无法实现工艺跟随的情形，本发明的翻转电压为NMOS管和PMOS管的栅源电压的叠加，所以翻转电压能跟随NMOS管和PMOS管的阈值电压由于工艺偏差引起的不同而同向变化，从而实现翻转电压的工艺跟随;另外，由于本发明的翻转电压能通过NMOS管和PMOS管的宽长比或个数来调整。
【附图说明】
[0045]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0046]图1是现有上电复位电路图；
[0047]图2是现有上电复位电路的上下电时序图；
[0048]图3是本发明实施例上电复位电路图；
[0049]图4是本发明实施例上电复位电路的上下电时序图。
【具体实施方式】
[0050]如图3所示，是本发明实施例上电复位电路图；本发明实施例上电复位电路，包括:启动电路I和上电复位主电路2。启动电路I，用于在上电时为所述电流产生电路提供启动电流，所述上电复位主电路2用于形成上电复位信号。
[0051 ] 所述上电复位主电路2包括:第一 NMOS管NM3和第一 PMOS管PM4。
[0052]所述第一匪OS管匪3的源极接地GND，所述第一匪OS管匪3的栅极和漏极以及所述第一 PMOS管PM4的栅极连接在一起即连接在节点NETO且通过第一电流路径连接到电源电压VDD0
[0053 ] 所述第一 PMOS管PM4的源极通过第二电流路径连接到电源电压VDD。
[0054]所述第一 PMOS管PM4的漏极即节点NETl通过第三电流路径接地GND;所述第一 PMOS管PM4的漏极输出复位信号RSTB。
[0055]所述第三电流路径的导通电流小于所述第二电流路径的导通电流。
[0056]所述第一 PMOS管PM4的源极到地GND之间的电压差为所述第一 NMOS管匪3的栅源电压和所述第一PMOS管PM4的栅源电压的叠加，所述第一匪OS管匪3的栅源电压和所述第一PMOS管PM4的栅源电压的和形成翻转电压。
[0057]在上下电过程中，所述第一电流路径和所述第三电流路径都导通，当所述电源电压VDD小于所述翻转电压时，所述第二电流路径截止，所述第一PMOS管PM4的漏极电压通过所述第三电流路径拉低从而使所述复位信号RSTB为低电平；当所述电源电压VDD大于所述翻转电压时，所述第二电流路径导通，所述第三电流路径和所述第二电流路径的导通电流进行比较而使所述第一 PMOS管PM4的漏极电压拉升到电源电压VDD的值并输出随电源电压VDD变化的所述复位信号RSTB。
[0058]所述上电复位主电路2还包括电流产生电路，所述电流产生电路在上电时提供工作电流，所述第一电流路径、所述第二电流路径和所述第三电流路径的导通电流都通过所述电流产生电路提供的工作电流镜像得到。
[0059]较佳选择为，所述电流产生电路包括:第二NMOS管匪0、第三匪OS管匪1、第二PMOS管PMO、第三PMOS管PMl和第一电阻RO。
[0060]所述第二 PMOS管PMO的源极和所述第三PMOS管PMl的源极连接电源电压VDD。
[0061 ]所述第二 PMOS管PMO的栅极和所述第三PMOS管PMl的栅极连接在一起。
[0062]所述第二 PMOS管PMO的漏极连接所述第二 NMOS管NMO的漏极。
[0063]所述第三PMOS管PMl的漏极连接所述第三NMOS管NMl的漏极。
[0064]所述第二NMOS管NMO的栅极和所述第三NMOS管NMl的栅极连接在一起。
[0065]所述第二匪OS管匪O的源极接地GND，所述第三匪OS管匪I的源极通过所述第一电阻RO接地GND。
[0066]所述电流产生电路的所述第三匪OS管匪I所在路径的电流由所述第二 NMOS管匪O的栅源电压和所述第三NMOS管NMl的栅源电压的差值除以所述第一电阻RO决定。
[0067]所述启动电路I包括:
[0068]第四NMOS 管 Ncap、第四 PMOS 管 PSTP 和第五 PMOS 管 PST。
[0069]所述第四PMOS管PSTP的源极和所述第五PMOS管PST的源极都连接所述电源电压VDD0
[0070]所述第四PMOS管PSTP的栅极连接所述第二 PMOS管PMO的栅极。
[0071 ] 所述第四PMOS管PSTP的漏极、所述第五PMOS管PST的栅极和所述第四NMOS管Ncap的栅极连接在一起。
[0072 ]所述第四NMOS管Ncap的源极和漏极都接地GND。
[0073]所述第五PMOS管PST的漏极连接所述第二匪OS管匪O的漏极，在上下电过程中，所述第五PMOS管PST导通并提供启动电流到所述第二 NMOS管NMO的漏极;所述电流产生电路启动后，所述第四NMOS管Ncap组成的电容通过所述第四PMOS管PSTP的导通电流充电直至使所述第五PMOS管PST截止。
[0074]所述第一电流路径由第六PMOS管PM2组成，所述第六PMOS管PM2的源极连接电源电压VDD，所述第六PMOS管PM2的栅极连接所述第三PMOS管PMl的栅极，所述第六PMOS管PM2的漏极输出所述第一电流路的导通电流。
[0075]所述第二电流路径由第七PMOS管PM3组成，所述第七PMOS管PM3的源极连接电源电压VDD，所述第七PMOS管PM3的栅极连接所述第三PMOS管PMl的栅极，所述第七PMOS管PM3的漏极输出所述第二电流路的导通电流。
[0076]所述第三电流路径由第五NMOS管匪2组成，所述第五NMOS管NM2的源极接地GND，所述第五NMOS管匪2的栅极连接所述第二 NMOS管匪O的栅极，所述第五匪OS管匪2的漏极输出所述第三电流路的导通电流。
[0077]所述第五匪OS管匪2和所述第二NMOS管匪O的沟道的宽长比的比值为1:1。所述第三PMOS管PMl、所述第六PMOS管PM2和所述第七PMOS管PM3和的沟道的宽长比的比值为1:1:N，N为大于等于2的整数。
[0078]所述第一 PMOS管PM4的漏极和两个串联的反相器INVO和INVl连接，所述第一 PMOS管PM4的漏极通过两个所述反相器INVO和INVl的反相后输出所述复位信号RSTB。
[0079]所述第一匪OS管匪3由一个匪OS管组成或由多个NMOS管并联形成；所述第一 PMOS管PM4由一个PMOS管组成或由多个PMOS管并联形成。通过调节所述第一NMOS管匪3的宽长比或个数或所述第一 PMOS管PM4的宽长比或个数调节所述翻转电压。
[0080]如图4所示，是本发明实施例上电复位电路的上下电时序图，其中曲线101为电源电压VDD的变化曲线，曲线102为复位信号RSTB的变化曲线，本发明实施例电路的原理为:当电源电压VDD上电时，电流产生电路产生电流I 1，I l = (Vgs_NM0-Vgs_NMl)/R0，其中Vgs_匪O为第二 NMOS管匪O的栅源电压，Vgs_NMl为第三NMOS管匪I的栅源电压，RO为第一电阻RO的值；当电源电压VDD低于VgsJM3+Vgs_PM4时第一PMOS管PM4关闭，其中Vgs_NM3为第一匪OS管匪O的栅源电压，Vgs_PM4为第一 PMOS管PM4的栅源电压，而由于第五NMOS管匪2是导通的，故第五NMOS管匪2会把节点NETl拉低，此时复位信号RSTB为低电平；
[0081 ] 当电源电压VDD上升到Vgs_NM3+Vgs_PM4时，第一PMOS管PM4导通，由于第七PMOS管PM3镜像的电流大于第五NMOS管匪2镜像的电流，节点NETl被拉高，此时复位信号RSTB为跟随电源电压VDD变化的高电平信号。
[0082]如图4中，点 MO的坐标为(4.72ms，943.9mV), 943.9mV 对应于 Vgs_NM3+Vgs_PM4 在上下电过程中的值，在O到4.7 2ms之间的上电过程中，复位信号RSTB为低电平;在电源电压VDD大于943.9mV直至上升到最大值的过程中，复位信号RSTB为跟随电源电压VDD的变化的高电平即此时曲线101和102重合。
[0083]在从电源电压VD D的最大值开始下电的过程中，点MI的坐标为(I 5.5 8 m s，884.3mV)，当电源电压VDD下降到小于884.3mV时，884.3m V对应于Vgs_NM3+Vgs_PM4在下电过程中的值，当时间小于15.58ms时，复位信号RSTB为跟随电源电压VDD的变化的高电平；当时间大于15.58ms时，在复位信号RSTB为低电平。
[0084]综上，在电源电压VDD上电过程中会产生低电平复位信号RSTB，该复位信号RSTB的翻转电压为Vgs_NM3+Vgs_PM4，可调整第一 NMOS管NM3和第一 PMOS管PM4的宽长比或个数来调整该复位电压，同时可实现工艺跟随。
[0085]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种上电复位电路，其特征在于，包括: 第一 NMOS管和第一 PMOS管； 所述第一 NMOS管的源极接地，所述第一 NMOS管的栅极和漏极以及所述第一 PMOS管的栅极连接在一起且通过第一电流路径连接到电源电压； 所述第一 PMOS管的源极通过第二电流路径连接到电源电压； 所述第一 PMOS管的漏极通过第三电流路径接地;所述第一 PMOS管的漏极输出复位信号； 所述第三电流路径的导通电流小于所述第二电流路径的导通电流； 所述第一 PMOS管的源极到地之间的电压差为所述第一匪OS管的栅源电压和所述第一PMOS管的栅源电压的叠加，所述第一 NMOS管的栅源电压和所述第一 PMOS管的栅源电压的和形成翻转电压； 在上下电过程中，所述第一电流路径和所述第三电流路径都导通，当所述电源电压小于所述翻转电压时，所述第二电流路径截止，所述第一PMOS管的漏极电压通过所述第三电流路径拉低从而使所述复位信号为低电平；当所述电源电压大于所述翻转电压时，所述第二电流路径导通，所述第三电流路径和所述第二电流路径的导通电流进行比较而使所述第一 PMOS管的漏极电压拉升到电源电压的值并输出随电源电压变化的所述复位信号。2.如权利要求1所述的上电复位电路，其特征在于，还包括: 电流产生电路，所述电流产生电路在上电时提供工作电流，所述第一电流路径、所述第二电流路径和所述第三电流路径的导通电流都通过所述电流产生电路提供的工作电流镜像得到。3.如权利要求1所述的上电复位电路，其特征在于，还包括:启动电路，用于在上电时为所述电流产生电路提供启动电流。4.如权利要求2所述的上电复位电路，其特征在于，所述电流产生电路包括:第二匪OS管、第三NMOS管、第二 PMOS管、第三PMOS管和第一电阻； 所述第二 PMOS管的源极和所述第三PMOS管的源极连接电源电压； 所述第二 PMOS管的栅极和所述第三PMOS管的栅极连接在一起； 所述第二 PMOS管的漏极连接所述第二 NMOS管的漏极； 所述第三PMOS管的漏极连接所述第三NMOS管的漏极； 所述第二 NMOS管的栅极和所述第三NMOS管的栅极连接在一起； 所述第二 NMOS管的源极接地，所述第三NMOS管的源极通过所述第一电阻接地； 所述电流产生电路的所述第三NMOS管所在路径的电流由所述第二 NMOS管的栅源电压和所述第三NMOS管的栅源电压的差值除以所述第一电阻决定。5.如权利要求4所述的上电复位电路，其特征在于，还包括:启动电路，用于在上电时为所述电流产生电路提供启动电流。6.如权利要求6所述的上电复位电路，其特征在于，所述启动电路包括: 第四NMOS管、第四PMOS管和第五PMOS管； 所述第四PMOS管的源极和所述第五PMOS管的源极都连接所述电源电压； 所述第四PMOS管的栅极连接所述第二 PMOS管的栅极； 所述第四PMOS管的漏极、所述第五PMOS管的栅极和所述第四匪OS管的栅极连接在一 起； 所述第四NMOS管的源极和漏极都接地； 所述第五PMOS管的漏极连接所述第二匪OS管的漏极，在上下电过程中，所述第五PMOS管导通并提供启动电流到所述第二NMOS管的漏极;所述电流产生电路启动后，所述第四NMOS管组成的电容通过所述第四PMOS管的导通电流充电直至使所述第五PMOS管截止。7.如权利要求4或5或6所述的上电复位电路，其特征在于:所述第一电流路径由第六PMOS管组成，所述第六PMOS管的源极连接电源电压，所述第六PMOS管的栅极连接所述第三PMOS管的栅极，所述第六PMOS管的漏极输出所述第一电流路的导通电流。8.如权利要求7所述的上电复位电路，其特征在于:所述第六PMOS管和所述第三PMOS管的沟道的宽长比的比值为1:1。9.如权利要求4或5或6所述的上电复位电路，其特征在于:所述第二电流路径由第七PMOS管组成，所述第七PMOS管的源极连接电源电压，所述第七PMOS管的栅极连接所述第三PMOS管的栅极，所述第七PMOS管的漏极输出所述第二电流路的导通电流。10.如权利要求9所述的上电复位电路，其特征在于:所述第七PMOS管和所述第三PMOS管的沟道的宽长比的比值为N:1，N为大于等于2的整数。11.如权利要求4或5或6所述的上电复位电路，其特征在于:所述第三电流路径由第五WOS管组成，所述第五匪OS管的源极接地，所述第五匪OS管的栅极连接所述第二匪OS管的栅极，所述第五NMOS管的漏极输出所述第三电流路的导通电流。12.如权利要求11所述的上电复位电路，其特征在于:所述第五匪OS管和所述第二WOS管的沟道的宽长比的比值为1:1。13.如权利要求1所述的上电复位电路，其特征在于:所述第一PMOS管的漏极和两个串联的反相器连接，所述第一 PMOS管的漏极通过两个所述反相器的反相后输出所述复位信号。14.如权利要求1所述的上电复位电路，其特征在于:所述第一匪OS管由一个匪OS管组成或由多个匪OS管并联形成；所述第一PMOS管由一个PMOS管组成或由多个PMOS管并联形成。15.如权利要求14所述的上电复位电路，其特征在于:通过调节所述第一NMOS管的宽长比或个数或所述第一 PMOS管的宽长比或个数调节所述翻转电压。
【文档编号】H03K17/22GK106027006SQ201610330481
【公开日】2016年10月12日
【申请日】2016年5月18日
【发明人】周宁
【申请人】上海华虹宏力半导体制造有限公司