一种超高频雷达系统高稳定时钟网络的制作方法
【技术领域】
[0001]本实用新型属于雷达技术领域，尤其涉及一种超高频雷达系统高稳定时钟网络。
【背景技术】
[0002]多普勒雷达是一种利用多普勒效应来探测运动目标的位置和相对运动速度的雷达；雷达发射线性扫频连续波，遇到目标后会反射回波，接收机利用本振信号对回波去扫频，再进行两次傅里叶变换提取相位信息，该信息反映了目标的速度信息，因此对系统的相位稳定度要求很高，如果系统本身相位在偏移，则会错误的反映到目标的速度信息上。
[0003]传统的接收机时钟网络设计时并没有采用统一的高质量时钟源，而是数字信号源参考时钟和数字本振参考时钟采用两个独立的时钟源，这样这两个模块输入独立的时钟源，无法控制两者的相位差，从而导致系统的相位稳定度很差。
【发明内容】
[0004]针对【背景技术】存在的问题，本实用新型提供一种超高频雷达系统高稳定时钟网络。本实用新型将整个系统的参考时钟全部来源于同一块高稳定度温补晶振，利用数字锁相环来产生各个模块所需频率，这样即使各个模块参考时钟之间存在相位差，但是相差是固定的且可以使用软件补偿，这样大大改善了系统的相位稳定度。整个时钟网络简单明了，易于实现。
[0005]本实用新型的技术方案如下:
[0006]一种超尚频雷达系统尚稳定时钟网络，包括尚稳定温补晶振、数字锁相环DSPLL模块、低抖动时钟扇出模块、普通晶振、FPGA和USB模块；高稳定温补晶振、数字锁相环DSPLL模块、低抖动时钟扇出模块依次连接，普通晶振与FPGA连接；FPGA与数字锁相环DSPLL模块连接；USB模块和FPGA相连；
[0007]高稳定温补晶振产生低抖动10MHz时钟源作为数字锁相环DSPLL模块的参考时钟，数字锁相环DSPLL模块倍频产生983.04MHz和81.92Mhz两路时钟，983.04MHz时钟直接输出，81.92Mhz时钟经过低抖动时钟扇出模块后得到9路同频同相时钟，其中8路直接输出，另外一路作为FPGA系统时钟；普通50Mhz晶振作为FPGA的另一个时钟源，同时利用FPGA内部PLL生成10MHz时钟输出作为USB模块参考时钟，内部PLL的参考时钟来源于普通50Mhz晶振。
[0008]所述温补晶振频率稳定度应小于lOppm，相位噪声尽可能低。
[0009]所述数字锁相环DSPLL模块使用SILICON LABS公司的一款型号为SI5324的数字锁相环芯片。
[0010]所述低抖动时钟扇出模块使用TI公司的一款型号为cdclvdl216芯片。
[0011]所述FPGA选用ALTERA公司CYCLONE V系列，且在其内部生成N10S II嵌入式处理器用于初始化DSPLL模块。
[0012]与现有技术相比，本实用新型具有以下优点和有益效果:
[0013]1、本实用新型电路结构简单、系统清晰明了，时钟频率稳定度高、相位噪声低、系统相位稳定度高；
[0014]2、本实用新型中的数字锁相环是通过FPGA配置的，从而可以灵活改变参数以输出各种频率的时钟用于工作在不同波段的雷达，可移植性高。
【附图说明】
[0015]图1为本实用新型的结构示意图。
[0016]图2为数字锁相环的电路图。
[0017]图3为本实用新型应用在超高频雷达中现场试验得到的多普勒谱图。
[0018]图4为本实用新型应用在超高频雷达中现场试验得到的DR图。
【具体实施方式】
[0019]下面结合附图和实施例详细说明:
[0020]如图1所示本实用新型包括高稳定温补晶振、数字锁相环DSPLL模块、低抖动时钟扇出模块、普通晶振、FPGA ;其中温补晶振产生低抖动10MHz时钟源作为DSPLL的参考时钟，DSPLL倍频产生983.04MHz和81.92Mhz两路时钟，983.04Mhz时钟直接作为数字信号源的参考时钟，81.92Mhz时钟经过时钟扇出模块后得到9路同频同相时钟分别作为8路模数转换模块和FPGA系统时钟；另外，一个普通50Mhz晶振作为FPGA的另一个时钟源，同时利用FPGA内部PLL生成10MHz时钟输出作为USB模块参考时钟，内部PLL的参考时钟来源于普通50Mhz晶振。
[0021]FPGA选用ALTERA公司的CYCLONE V系列，在FPGA中生成N10S II嵌入式处理器，N10S II可以对数字锁相环配置初始化参数；由于在数字锁相环未初始化之前是没有时钟输出的，因此需要单独使用一个普通晶振作为N10S II的参考时钟。上位机可以通过USB模块与N10S II通信，从而可以灵活改变锁相环配置参数。
[0022]数字锁相环选用SILICON LABS公司的SI5324，其核心电路图如图二所示；时钟扇出芯片选用TI公司的cdclvdl216，时钟信号走线均使用LVPECL差分格式，对于单端的时钟，则使用变压器转换为差分后传输；PCB上的差分走线采用微带线，特性阻抗设计为100欧姆，为了防止反射，对差分线端接100欧姆电阻。
[0023]USB模块本来是为雷达系统与上位机之间的数据传输设计，在这里同时也可以作为上位机配置时钟网络的路径，USB主控芯片选择CY7C68013。
[0024]系统上电后，首先自动加载FPGA程序，加载成功后N10S II按照默认参数通过SPI接口配置数字锁相环即可正常输出所需时钟，如果想改变时钟频率，则可通过上位机改变N10S II存储的参数即可。
[0025]图3和图4为本实用新型应用在超高频雷达中现场试验得到的数据图，从图中可以明显的看到在布拉格频点出有很高的峰值，信噪比可达到40dB左右，这说明系统的相位稳定性很好，可以很好地反映出河流的浪，流等信息。
【主权项】
1.一种超尚频雷达系统尚稳定时钟网络，其特征在于: 包括高稳定温补晶振、数字锁相环DSPLL模块、低抖动时钟扇出模块、普通晶振、FPGA和USB模块；高稳定温补晶振、数字锁相环DSPLL模块、低抖动时钟扇出模块依次连接，普通晶振与FPGA连接；FPGA与数字锁相环DSPLL模块连接；USB模块和FPGA相连； 高稳定温补晶振产生低抖动10MHz时钟源作为数字锁相环DSPLL模块的参考时钟，数字锁相环DSPLL模块倍频产生983.04MHz和81.92Mhz两路时钟，983.04MHz时钟直接输出，81.92Mhz时钟经过低抖动时钟扇出模块后得到9路同频同相时钟，其中8路直接输出，另外一路作为FPGA系统时钟；普通50Mhz晶振作为FPGA的另一个时钟源，同时利用FPGA内部PLL生成10MHz时钟输出作为USB模块参考时钟，内部PLL的参考时钟来源于普通50Mhz晶振。2.根据权利要求1所述的一种超高频雷达系统高稳定时钟网络，其特征在于:所述高稳定温补晶振的频率稳定度小于lOppm，相位噪声低于lOOdB。3.根据权利要求1所述的一种超高频雷达系统高稳定时钟网络，其特征在于:所述数字锁相环DSPLL模块使用SILICON LABS公司的型号为SI5324的数字锁相环芯片。4.根据权利要求1所述的一种超高频雷达系统高稳定时钟网络，其特征在于:所述低抖动时钟扇出模块使用TI公司的型号为cdclvdl216芯片。5.根据权利要求1所述的一种超高频雷达系统高稳定时钟网络，其特征在于:所述FPGA选用ALTERA公司CYCLONE V系列，且在其内部生成N1S II嵌入式处理器用于初始化数字锁相环DSPLL模块。6.根据权利要求1所述的一种超高频雷达系统高稳定时钟网络，其特征在于:所述的参考时钟PCB走线均采用高质量LVPEL差分格式，走线特性阻抗设计为100欧姆，且等长走线。
【专利摘要】本实用新型提供一种超高频雷达系统高稳定时钟网络，包括高稳定温补晶振、数字锁相环DSPLL模块、低抖动时钟扇出模块、普通晶振、FPGA；温补晶振产生低抖动10MHz时钟源作为DSPLL的参考时钟，DSPLL倍频产生983.04MHz和81.92Mhz两路时钟，983.04Mhz时钟直接作为数字信号源的参考时钟，81.92Mhz时钟经过时钟扇出模块后得到9路同频同相时钟分别作为8路模数转换模块和FPGA时钟；同时利用FPGA内部PLL生成10MHz时钟输出作为USB模块参考时钟，内部PLL的参考时钟来源于普通50Mhz晶振。本实用新型的参考时钟全部来源于同一块高稳定度温补晶振，利用数字锁相环来产生各个模块所需频率，大大改善了系统的相位稳定度，整个时钟系统简单明了，易于实现。
【IPC分类】G01S13/58, G01S7/35, H03L7/08
【公开号】CN204967791
【申请号】CN201520810925
【发明人】文必洋, 侯义东, 王才军, 田应伟, 谭剑
【申请人】武汉大学
【公开日】2016年1月13日
【申请日】2015年10月19日