专利名称：用于产生锁定到输入帧速率的像素时钟的装置的制作方法
技术领域：
本发明涉及视频数据的处理。更明确地说，本发明涉及在视频数据处理中由其它组件使用的时钟信号的产生。更明确地说，本发明涉及一与所述输入帧速率同步的像素时钟的产生。
背景技术：
在视频处理领域，若干信号被用于处理数据。例如，所述帧速率为每秒所投影或显示的帧或图像的数目。帧速率用于无论是电影、电视还是视频的同步音频和图片中。每秒24个、25个和30个帧的帧速率是较为普通的。在计算机视频流中，所述帧速率描述AVI和QuickTime电影的播放速率。一AVI和QuickTime电影的所述视频播放速率直接与其播放的所感觉的流畅度相关。多个因素影响一计算机的实际帧速率，且现代个人电脑在没有加速度的情况下每秒仅可能够播放10-15个帧。
在图形处理器中，也存在用于处理视频数据的各种时钟信号。所述信号包括一用于计算机系统和图形处理器的系统时钟、一用作其它视频时钟信号和操作的参考的参考时钟和一像素时钟，其将视频的水平线分成像素使得所述像素时钟的频率越高，将在显示器上出现的像素越多。
图形处理的主要功能之一为将一具有一特殊帧速率和分辨率的输入视频信号转换成一具有不同帧速率和视频分辨率的输出视频信号。当所述显示帧速率是所述输入帧速率的整数倍时将不会出现问题。然而，当不处于这种通常情况下时，帧插入或帧删除导致运动伪影以补偿随着时间的失配。
现有技术已试图通过将所述帧速率锁定到所述输入时钟来解决这个问题。如果所述显示具有与输入相同的分辨率，那么可通过使用所述输入时钟或多个输入时钟来完成帧锁定。然而，如果所述输入时钟不稳定，那么使用所述输入时钟可是有问题的。具体而言，任何抖动将传播到显示器。同样，当所述显示分辨率不同于所述输入分辨率时，使用时钟不是唯一选择。
因此，所需要的是一种用于产生一被锁定到一视频信号的输入帧速率的像素时钟的方法和系统。
发明内容
本发明提供一用于产生一被锁定到一视频信号的输入帧速率的像素时钟的装置的一个或一个以上实施例。在一个实施例中，本发明包括一锁相环、一Σ-Δ调制器和一帧速率/像素比率产生器。所述帧速率/像素比率产生器经耦接以产生一参考时钟信号、一帧速率信号和一像素分辨率信号。使用这些输入信号，所述帧速率/像素比率产生器产生一表示显示像素时钟与参考时钟的比率的信号。将所述帧速率/像素比率产生器的输出耦接到所述Σ-Δ调制器的输入。将所述Σ-Δ调制器的另一输入耦接到所述锁相环的输出。耦接所述锁相环以接收一参考时钟和所述Σ-Δ调制器的输出。相应地，所述锁相环产生并输出一稳定的并被锁定到所述帧速率的时钟信号。如在以下详细描述中所揭示，本发明也包括一种用于产生一被锁定到一视频信号的输入帧速率的像素时钟的方法。
本发明也包括一种用于产生一被锁定到一视频信号的输入帧速率的像素时钟的方法。所述方法优选包含以下步骤1)使用一参考时钟测量一输入垂直间隔(vertical interval)；2)计算显示像素时钟与参考时钟的比率；3)求多个垂直间隔的平均值以取消由抖动和取样量化所引起的误差；4)使用所述平均值来控制一Σ-Δ振荡器和一锁相环路。
图1为一根据本发明的一第一实施例说明一用于产生一被锁定到输入帧速率的像素时钟的装置的简化方框图。
图2为一根据本发明的所述第一实施例说明所述帧速率/像素比率产生器的方框图。
图3为一根据本发明的一第二实施例用于产生一被锁定到所述输入帧速率的像素时钟的装置的方框图。
具体实施例方式
本发明针对一种用于产生一被锁定到一视频信号的输入帧速率的像素时钟的方法和系统。本发明是尤其有利的，因为其利用一诸如晶体产生时钟以及一Σ-Δ锁相环的高稳定参考时钟以为输入帧速率匹配产生显示像素时钟。如图1所示，装置100的一第一实施例包含一锁相环102、一Σ-Δ调制器104和一帧速率/像素比率产生器106。
所述锁相环102具有一第一输入、一第二输入和一输出。所述锁相环102为一常规类型，且为一具有一被不断调节以同相匹配(且因此被锁定)一输入信号频率的振荡器的电子电路。所述锁相环102产生一具有更低噪音和更高稳定性的信号。所述锁相环102优选为一模拟PLL。在一替代实施例中，所述锁相环102为一集成电路的一部分。所述锁相环102的第一输入优选耦接到信号线110以接收一参考时钟信号。例如，所述参考时钟信号可为一高稳定参考时钟，如所属领域的技术人员所熟知的晶体产生时钟信号。所述锁相环102的第二输入耦接到Σ-Δ调制器104的输出以接收信号线118上的反馈信号。所述锁相环102也具有一通过信号线116耦接到所述Σ-Δ调制器104的输出。所述锁相环102的输出耦接到信号线120以提供被锁定到所述输入帧速率的所述像素时钟。
所述Σ-Δ调制器104具有一第一输入、一第二输入和一输出。所述Σ-Δ调制器104操作为一振荡器。将所述Σ-Δ调制器104的输出提供于信号线118上作为一到所述锁相环102的输入。将所述Σ-Δ调制器104的第一输入耦接到信号线112以接收所述帧速率/像素比率产生器106的输出。将所述Σ-Δ调制器104的另一输入耦接到信号线116以接收一负载分配器信号。
将所述帧速率/像素比率产生器106耦接到线110以接收一参考时钟信号，耦接到线124以接收一帧速率信号，并耦接到线122以接收一像素分辨率信号。使用这些输入信号，所述帧速率/像素比率产生器106产生一表示显示像素时钟与参考时钟的比率的信号。将所述帧速率/像素比率产生器106的输出耦接到信号线112并将其作为输入提供到所述Σ-Δ调制器104。
现在参看图2，更详细地显示了帧速率/像素比率产生器106。在第一实施例中，所述帧速率/像素比率产生器106进一步包含一计数器202和一倍增器204。优选将输入到所述计数器202的时钟耦接到信号线110以接收所述参考时钟信号。因此，所述计数器202每经历一周期其参考时钟信号递增。将所述计数器202的复位输入耦接到信号线124以接收所述帧速率信号。例如，所述帧速率信号为常规的VSYNC信号，其被提供以将一视频信号分为帧。每当所述帧速率信号被确定，计数器202复位直到下一帧开始。这确保了由帧速率/像素比率产生器106输出的任一信号将是参考时钟信号的多倍，并与所述帧的开始或结束同步。所述计数器202的输出耦接到所述倍增器204的输入。将所述倍增器204的另一输入耦接到线122以接收一像素分辨率信号。一个实施例中的像素分辨率信号优选包括所述显示数据的像素宽度和像素高度的指示。所述倍增器204优选通过使用指示一帧中参考时钟的数目并将其除以显示宽度和显示高度的计数器202的输出来确定所述比率。接着，所述值或比率由倍增器204在信号线112上输出并用以控制所述Σ-Δ调制器104和所述锁相环102。
现在参看图3，显示了用于产生一被锁定到一视频信号的输入帧速率的像素时钟的装置300的一第二实施例。为了容易理解和方便起见，对于与以上已描述的组件类似的组件，图3中使用类似术语和参考数字。如图3中所示，所述装置300的第二实施例优选包含一锁相环102、一Σ-Δ调制器104、一计数器302、一时钟倍增计算器(clock multiplier calculator)304、一平均滤波器306和一频率限制控制器308。
以上参看图1详细描述了锁相环102和一Σ-Δ调制器104。对于图3的第二实施例而言，其具有类似耦接和功能，所以在此不再重复描述。
所述计数器302为一常规类型，并用以产生一参考时钟计数信号。这一信号表示一帧中的参考时钟周期的数目。所述计数器302的时钟输入耦接到信号线110以接收所述参考时钟信号。因此，所述计数器302每经历一周期其参考时钟信号递增一次。所述计数器302的复位输入耦接到一信号线310以接收所述帧速率信号。例如，所述帧速率信号为常规的VSYNC信号，其被提供以将一视频信号分为帧。每当所述VSYNC信号被确定，计数器302复位直到下一帧开始。所述计数器302的输出为所述参考时钟计数信号。
所述时钟倍增计算器304具有复数个输入和一输出。所述时钟倍增计算器304的时钟输入耦接到信号线110以接收所述参考时钟信号。所述时钟倍增计算器304的第一数据输入耦接到计数器302的输出以接收参考时钟计数信号。将所述时钟倍增计算器304的两个剩余输入耦接以接收一显示高度信号和一显示宽度信号。在一示范性实施例中，所述显示高度和显示宽度信号由配置寄存器(未显示)产生。所述显示高度和显示宽度为用户可编程到所述装置的配置寄存器中的已知参数。所述时钟倍增计算器304优选产生一时钟倍增信号(clock multiplication signal)。所述时钟倍增信号表示显示像素时钟与参考时钟的比率。在一个示范性实施例中，所述时钟倍增信号等于所述参考时钟计数信号除以所述显示像素宽度和所述显示像素高度。所述时钟倍增计算器304的负载输入耦接到信号线310以接收所述VSYNC信号，使得所述计数器302的值在每一帧结束处载入所述时钟倍增计算器304。在每一参考时钟信号处，所述时钟倍增计算器304输出参考时钟计数信号除以当前负载的显示像素宽度和显示像素高度的值。时钟倍增计算器304的输出为所述时钟倍增信号。
平均滤波器306具有一耦接到所述时钟倍增计算器304的输出以接收所述时钟倍增信号的输入。所述平均滤波器306存储n个过去帧(past frame)的值，并将其一起求平均值以产生一经滤波的时钟倍增信号。在一个实施例中，所述平均滤波器306包括一存储n个时钟倍增信号值的环形缓冲器，所述值中的一个用于每一过去帧。在一个实施例中，将最后四个帧的值求平均值。在另一实施例中，将40个过去帧的值求平均值。本发明有利地求多个帧上的时钟倍增信号的值的平均值以确保其稳定性并取消由抖动和取样量化所引起的误差。所述平均滤波器306的时钟输入耦接到参考时钟信号，使得根据每一参考时钟信号产生所述过去信号的平均值。将输入到平均滤波器306的负载耦接到线310以接收VSYNC。这在所述帧结束处负载一时钟倍增信号。在一示范性实施例中，所述平均滤波器306可包括一环形缓冲器以将所述帧结束处的时钟倍增信号的新值负载到所述环形缓冲器中的下一位置。平均滤波器306的输出提供经滤波的时钟倍增信号。
频率限制控制器308具有复数个输入和一输出。所述频率限制控制器308用以限制信号线112上输出的并发送到Σ-Δ调制器104的经滤波的时钟倍增信号的值。本发明在不存在稳定信号的情况下，使用输入到所述频率限制控制器308的最小和最大倍增值有利地限制所述显示时钟变化。所述频率限制控制器308具有一耦接到平均滤波器306的输出的第一输入。将所述频率限制控制器308的第二与第三输入耦接以分别接收一最大倍增信号和一最小倍增信号。这些类似显示高度和宽度的信号可存储在配置寄存器(未显示)中。所述最大和最小倍增寄存器中的值限制在信号线112上输出到Σ-Δ调制器104的所述数字时钟倍增器信号。所述频率限制控制器308的时钟输入耦接到信号线110以接收所述参考时钟信号。
本发明也包括一种用于产生一被锁定到一视频信号的输入帧速率的像素时钟的方法。所述方法优选包含以下步骤1)使用所述参考时钟测量所述输入垂直间隔以产生一为帧之间的若干参考时钟振荡的参考时钟计数。
2)使用以下公式计算显示像素时钟与参考时钟的比率时钟倍增＝参考时钟计数÷显示宽度+显示高度。所述显示高度和显示宽度为编程到所述装置的配置寄存器中的已知参数。
3)求多个垂直间隔的比率的平均值以确保其稳定性并取消由抖动和取样量化所引起的误差。
4)在不存在稳定信号的情况下，将所述经平均的比率或显示时钟变化限制为来自最大和最小寄存器的值，从而限制所述数字时钟倍增器。
5)将所述经限制的平均比率(其为一表示所得分数的高精度的数字)用作到一Σ-Δ振荡器和模拟锁相环路的输入，以产生一被锁定到一视频信号的所述输入帧速率的像素时钟。
尽管已参考某些优选实施例描述了本发明，但所属领域的技术人员将认识到可提供各种修改。例如，本发明的原理可延伸并应用到其它时钟系统。本发明提供对所述优选实施例的变化和修改。
权利要求
1.一种用于产生一被锁定到一视频信号的输入帧速率的像素时钟信号的装置，所述装置包含一具有一第一输入、一第二输入和一输出的比率产生器，所述比率产生器用于产生一表示一显示像素时钟与一参考时钟的比率的比率信号，所述第一输入经耦接以接收一参考时钟信号，所述比率产生器的所述第二输入经耦接以接收一像素分辨率信号；一具有一第一输入、一第二输入和用于产生所述像素时钟信号的输出的锁相环，所述锁相环的所述第一输入经耦接以接收所述参考时钟信号；和一具有一第一输入、一第二输入和一输出的调制器，所述调制器的所述第一输入耦接到所述比率产生器的所述输出，所述调制器的所述第二输入耦接到锁相环，且所述调制器的所述输出耦接到所述锁相环的所述第二输入。
2.根据权利要求1所述的装置，其中所述锁相环为一模拟电路。
3.根据权利要求1所述的装置，其中所述调制器为一∑-Δ调制器(sigma-delta modulator)。
4.根据权利要求1所述的装置，其中所述调制器操作为一振荡器。
5.根据权利要求1所述的装置，其中所述比率产生器具有一第三输入，所述比率产生器的所述第三输入经耦接以接收一帧速率信号，且其中所述帧速率信号、所述参考时钟信号和所述像素分辨率信号用以产生所述表示所述显示像素时钟与所述参考时钟的所述比率的比率信号。
6.根据权利要求1所述的装置，其中所述比率产生器进一步包含一用于产生一表示一帧中的若干参考时钟的信号的计数器，所述计数器经耦接以接收所述参考时钟信号和所述帧速率信号。
7.根据权利要求6所述的装置，其中所述帧速率信号为一VSYNC信号。
8.根据权利要求6所述的装置，其中所述比率产生器进一步包含一用于产生所述比率信号的倍增器，所述倍增器具有一耦接到所述计数器的第一输入和一经耦接以接收所述像素分辨率信号的第二输入。
9.根据权利要求6所述的装置，其中所述像素分辨率信号包括一显示宽度信号和一显示高度信号，且所述比率信号为被所述显示宽度和显示高度信号除的所述参考计数。
10.根据权利要求1所述的装置，其进一步包含一具有用于存储复数个比率信号值的一输入和一输出的平均滤波器，所述平均滤波器的所述输入耦接到所述比率产生器的所述输出，所述平均滤波器的所述输出耦接到所述调制器的所述输入。
11.根据权利要求10所述的装置，其中所述平均滤波器存储四个先前帧的比率信号值并求所述比率信号值的平均值。
12.根据权利要求10所述的装置，其中所述平均滤波器包含一环形缓冲器。
13.根据权利要求1所述的装置，其进一步包含一具有一第一输入、一第二输入和一用于限制所述比率信号值的输出的频率限制控制器，所述频率限制控制器的所述第一输入耦接到所述比率产生器的所述输出，所述频率限制控制器的所述第二输入经耦接以接收一最大和一最小倍增值，所述频率限制控制器的所述输出耦接到所述调制器的所述输入。
14.一种用于产生一被锁定到一视频信号的所述输入帧速率的像素时钟的方法，所述方法包含使用一参考时钟测量一输入垂直间隔以产生一参考时钟计数；使用所述参考时钟计数和一显示分辨率信号计算显示像素时钟与参考时钟的比率；和将所述比率用作一输入以控制一调制器和一相环路，以产生一像素时钟。
15.根据权利要求14所述的方法，其中所述参考时钟计数为一帧期间的若干参考时钟振荡。
16.根据权利要求14所述的方法，其中通过所述参考时钟计数除以一显示高度和一显示宽度来执行计算所述比率。
17.根据权利要求14所述的方法，其中所述比率为一表示一所得分数的高精度数字。
18.根据权利要求14所述的方法，其中所述调制器为一∑-Δ振荡器，且所述锁相环为一模拟电路。
19.根据权利要求14所述的方法，其进一步包含在不存在一稳定信号的情况下，将所述比率限制到一在一最大值与一最小值之间的范围。
20.根据权利要求14所述的方法，其进一步包含求两个或两个以上垂直间隔的平均值，以确保其稳定性并取消由抖动和取样量化所引起的误差。
全文摘要
一种用于产生一被锁定到一视频信号的输入帧速率的像素时钟的装置，其包括一锁相环、一∑－Δ调制器(sigma－delta modulator)和一帧速率/像素比率产生器。所述帧速率/像素比率产生器经耦接以产生一参考时钟信号、一帧速率信号和一像素分辨率信号。使用这些输入信号，所述帧速率/像素比率产生器产生一表示显示像素时钟与参考时钟的比率的信号。将所述帧速率/像素比率产生器的输出耦接到所述∑－Δ调制器和所述锁相环，并对所述∑－Δ调制器和所述锁相环进行控制。相应地，所述锁相环产生并输出一稳定的并被锁定到所述帧速率的时钟信号。
文档编号H04N5/12GK1901615SQ20051008544
公开日2007年1月24日 申请日期2005年7月18日 优先权日2005年7月18日
发明者詹姆斯·Y·路易, 孟·Y·许 申请人:易视达科技股份有限公司