专利名称：同步跟踪装置和同步跟踪方法
技术领域：
本发明涉及一种同步跟踪装置和同步跟踪方法。
背景技术：
在诸如WCDMA移动电信系统的基站装置的内部结构被划分为无线设备控制和无线设备且它们经过数字传输路径彼此相互连接的情况下，作为在执行基带处理的无线设备控制(REC)和执行无线信号处理的无线设备(RE)之间的接口的标准，已经存在有CPRI(公用公开无线接口)(注册商标)(见“CPRI Specification”，First Edition，issued on September 30，2003)。
图7示出了无线设备控制和无线设备之间的关系。基站装置200包括无线设备控制201和无线设备202，无线设备控制201和无线设备202经过用于传送电信号或光信号的数字传输路径203彼此相互连接。
无线设备控制201被连接到无线网络控制(RNC)210上，以便执行基带处理。但是，无线设备202被用于在无线频带中进行处理并执行与终端设备220的无线通信。
在CPRI(注册商标)的标准中，限定了数字传输路径203中的线路速率(line rate)。无线设备202的参考频率与所述线路速率的参考频率同步。在所述CPRI标准中，存在32项基本要求。首先，有如下所述的三项要求用于同步性能。
第一项请求是在所述无线设备中必须保证300Hz的fc(线路选择截止频率)同步范围(要求号R-17)，第二项要求是必须保证在所述无线设备(同步后的REC-RE同步系统)中的抖动稳定性为±0.002ppm(R-18)，和第三项要求是必须在10秒之内在线路(line)时钟OFF-ON瞬态中建立同步(R-30)。
但是，在使用普通PLL电路设计同步回路的情况下，这三项要求彼此是相互对立的。例如，当所述PLL电路被设计成必须保证在R-17中要求的截止频率时，就不可能保证在R-18中所要求的同步精度。此外，要保证在R-18中所要求的同步精度，就很难在R-30中所要求的时间处建立所述同步。因此，存在这样一种情况，即，很难同时满足这些要求。
发明内容
考虑到这种情况，本发明的一个目的就是提供一种能够在恒定时间内实现具有高同步精度的同步创建时间的同步跟踪装置和同步跟踪方法以满足截止频率。
为了实现上述目的，根据本发明，提供了一种同步跟踪装置，包括PLL部分，用于输出第一时钟信号；和控制回路部分，包括参考频率信号产生部分，用于输出参考频率信号；时钟信号产生部分，用于基于所述参考频率信号产生具有与所述第一时钟信号频率相同频率的第二时钟信号；和频率控制信号产生部分，用于基于第一时钟信号和预定时间之后发生的第二时钟信号之间的频差产生改变第二时钟信号频率的频率控制信号并将该频率控制信号输出给所述时钟信号产生部分。
最好，所述PLL部分包括压控振荡部分，用于输出一输出信号作为第一时钟信号；和控制电压产生部分，用于检测接收信号和来自所述压控振荡部分的输出信号之间的相位差并基于该相位差产生将被输入给所述压控振荡部分的控制电压信号。
最好，所述PLL是具有PLL功能的LSI。
根据本发明，提供了一种同步跟踪方法，包括从PLL部分输出第一时钟信号；输出参考频率信号；基于所述参考频率信号而产生具有与所述第一时钟信号频率相同频率的第二时钟信号；检测所述第一时钟与在预定时间之后发生的所述第二时钟信号之间的频差；基于所述频差产生频率控制信号；和输出所述频率控制信号，以改变所述第二时钟信号的频率。
最好，所述同步跟踪方法还包括输出从所述压控振荡部分输出的信号作为所述第一时钟信号；检测接收信号与所述输出信号之间的相位差；和基于所述相位差产生控制电压信号来改变所述输出信号的频率。
通过上述结构和方法，利用用于维持截止频率的PLL部分和用于保证高同步精度及实现短同步创建时间的控制回路部分，可以在恒定的时间内实现具有高同步精度的同步创建时间，从而满足截止频率。
最好，所述频率控制信号产生部分输出在前的频率控制信号，用于当在所述第一时钟信号和所述第二时钟信号之间检测到的频差等于或大于预定值时，所述频率控制信号产生部分输出在前的频率控制信号，用于最新实现所述第一时钟信号和所述第二时钟信号之间的频率调谐。所述时钟信号产生部分基于从所述频率控制信号产生部分输出的频率控制信号来输出所述第二时钟信号作为无线参考信号。
最好，在产生频率控制信号的处理中，当检测处理中的频差等于或大于预定值时，产生在前的频率控制信号，用于最新实现所述第一时钟信号与第二时钟信号之间的频率调谐；和所述同步跟踪方法还包括基于所述频率控制信号输出所述第二时钟信号作为无线参考信号。
通过上述结构和方法，在由于某些原因导致接收信号出现故障的情况下，可以在所述参考信号产生部分的参考频率精度范围内输出稳定的无线参考信号。
根据本发明，可以提供一种能够在恒定的时间内实现具有高同步精度的同步创建时间的同步跟踪装置以满足截止频率。
通过下面参考附图对本发明最佳实施例的详细描述，本发明的上述和其它目的和优点将会变的更加明显。其中图1示出了根据本发明实施例的同步跟踪装置的示意性结构；图2示出了包括计算部分的示意性结构的控制回路；图3的曲线示出了调谐收敛特性；图4示出了在线路时钟出现错误的情况下FSW计算器的运算；
图5示出了根据本发明所述实施例的同步跟踪装置的另一个例子；图6示出了在利用使用PLL的同步回路的情况下的结构的例子；和图7示出了无线设备控制和无线设备之间的关系。
具体实施例方式
首先解释在实现使用PLL的同步回路的情况下CPRI(注册商标)接口的同步跟踪。在所述CPRI(注册商标)中，限定了三种用于连接背景技术中所描述的无线设备控制和无线设备的传输路径的线路速率。在下面的描述中，描述是针对将数字传输路径的线路速率作为所述规定线路速率之一的1228.8[Mbps]给出的。
图6示出了将使用PLL的同步回路用于CPRI(注册商标)接口的结构的例子。如图6所示，所述接口包括串行器/去串行器(serializer/deserializer，下面将称之为SERDES)同步回路，具有被连接到数字传输路径220的SERDES10；PLL基本电路(PLL base)的抖动消除器20和压控晶体振荡器(此后称之为VCXO)30；以及输入作为线路时钟的、从所述VCXO30输出的时钟信号的接口部分140。
SERDES10将经过传输路径220接收的串行信号串行/并行转换为并行信号，并将所接收的数据发送给接口部分140，并再次产生和输出接收时钟信号(RXCLK)。抖动消除器20具有PLL基本电路，并将从SERDES 10输出的接收时钟信号设置为参考信号(RFE)并与从VCXO30输入的信号(VCO)进行相位比较，以及将相同的信号转换为将被作为VCXO30的控制电压(CP)而输出的电压信号。因此，利用所述抖动消除器20和VCXO30构成了PLL。
从VCXO30输出的信号被作为SERDES10的传输时钟(TXCLK)而输入，此外，还被作为接口部分140的线路时钟(LINECLK)而输入。
根据要求项R-17，由抖动消除器20和VCXO30构成的PLL的截止频率将被设置为300Hz(0.1ppm)。但是，为了覆盖所述截止频率，不可能调节PLL的回路带宽和回路增益，以便保证R-18所要求的±0.002ppm的同步精度。与此相反，在执行调节以保证R-18所要求的同步精度的情况下，就不可能覆盖R-17所要求的截止频率。
此外，从具有PLL输出频率的VCXO输出的信号被作为所述接口部分的线路时钟输入。但是，在CPRI(注册商标)中，所述线路时钟也被用做进行无线信号处理的参考信号。因此，也要求良好的CN特性。
如果能够保证R-18所要求的同步精度，就很难实现所述R-30的规定。用于调节以保证同步精度的PLL缓慢地给出一瞬态响应。由于这个原因，在保证R-18所要求的精度为±0.002ppm的情况下，确实不可能在R-30所要求的10秒内锁定。
考虑到这种情况，除了用于维持锁定范围的PLL之外，还提供了一种用于保证高同步精度和实现短同步创建时间的控制回路。因此，例如可以实现能够满足CPRI(注册商标)的同步跟踪装置。
下面结合附图来说明本发明的实施例。图1示出来根据本发明所述实施例的同步跟踪装置的示意性结构。与图6中相重复的部分以相同的附图标记表示并省略其重复描述。
如图1所示，根据本发明该实施例的同步跟踪装置包括连接到数字传输路径220的SERDES10、抖动消除器20、VCXO30、接口部分40、直接数字合成器50和温控晶体振荡器(此后称之为OCXO)60。
抖动消除器20和VCXO30构成将如图6所述的从SERDES10输出的接收时钟信号设置为参考信号的PLL。抖动消除器20和VCXO30被设计成能够满足R-17所要求的300Hz的锁定范围。此外，在要求项R-27和R-28中，还要求数据传输的位误差率(BER)应当等于或小于10-12。执行所述设计以满足该要求。因此，可以保证数字传输线路的传输质量。
DDS50根据从OCXO60传输的参考信号创建具有与将被从所述数字传输路径再次产生并从PLL输出的线路时钟信号的频率相同频率的本地时钟信号(LOCALCLK)，并将该本地时钟信号输入给接口部分40的计算部分41。计算部分41基于所述输入线路时钟信号与预定时间之后产生的本地时钟信号之间的频差产生频率控制信号(FSW)，并将该频率控制信号输出给DDS50。
DDS50基于从计算部分41发送的频率控制信号纠正所述本地时钟信号。因此，可以在经过由所述线路时钟信号、所述频率控制信号和所述本地时钟信号形成的控制回路来保证同步精度的同时满足关于同步创建时间的要求。
下面将详细说明控制回路。图2示出了包括所述计算部分的示意性结构的控制回路。正常的线路时钟信号具有近似线路速率(在该实施例中是1.2288GHz)的1/16到1/20分的标准值，即，76.8MHz到61.44MHz。在该实施例中，做为例子，将对所述线路时钟信号的频率为61.44MHz的情况进行说明。
如图2所示，所述计算部分41具有第一计数器411、第二计数器412、加法器413和FSW计算器414。
第一计数器411与所输入的线路时钟信号的频率同步工作。
此外，第二计数器412与从DDS50发送的本地时钟信号的频率同步工作。将第一计数器411和第二计数器之间预定时间之后的差看作两个时钟信号之间的相位差M。FSW计算器414基于所述相位差M产生DDS50的频率控制信号。
例如，在Z秒之后检测作为相位差的计数器的相位差M的情况下，该相位差M由下述等式(1)给出M＝Y.Z-X.Z ...(1)这里，Y表示本地时钟信号的频率[Hz]，X表示线路时钟信号的频率[Hz]，和Z表示计数器的观察时间[秒]。
所述线路时钟信号与从无线设备控制210发送的数据同步。由此，根据例如3GPP标准将参考精度设置为±0.05ppm。由于本地时钟信号与来自OCXO60的参考精度(例如，±0.1ppm)同步，所以，获得了±0.1ppm的精度。
在等式(1)的基础上，由下述等式(2)给出在本地时钟信号和线路时钟信号之间的频差(Y-X)。
(Y-X)＝M/Z[Hz] ...(2)假设，线路时钟信号的频率X是61.44[MHz]，由等式(3)给出调谐频率Y。
Y＝61.44×106+M/Z[Hz] ...(3)然后，基于所述调谐频率Y执行控制，以改变DDS50的频率。
将作为频率控制信号的频率调谐字(FSW)具有如等式(4)所示的通过将调谐频率除以DDS50的最小分辨率(minimum resolution)频率Δf而获得的值。
FSW＝调谐频率Y/Δf ...(4)通常，DDS50的频率分辨率(frequency resolution)是采样速率的2的幂(R一般近似为32)的分数。在本实施例中，OCXO60的频率被设置为10MHz，DDS50的采样频率被设置为200MHz，该频率是OCXO60的频率的20倍。如果设置R等于32，那么，每FSW1单位的频率校正分辨率是200×106/232＝0.046[Hz]。
所述频率校正分辨率对于61.44MHz比较频率保证0.00075ppm的精度。为了实现0.002ppm的同步精度，当使用61.44MHz的比较频率时，理论上需要8.2秒的计数观察时间。
图3的曲线示出了调谐收敛特性。在图3中，曲线301表示对于线路时钟信号从线路时钟信号(+0.005ppm)和本地时钟信号(-0.1ppm)开始的调谐收敛特性的仿真结果，而曲线302表示对于线路时钟信号从线路时钟信号(-0.005ppm)和本地时钟信号(+0.1ppm)开始的同步收敛特性的仿真结果。如图3所示，很明显，在近似8.2秒理论值之后的观察时间内实现了0.002ppm的同步精度。这样，在R-18中要求的0.002ppm的同步精度能够满足R-30所要求的10秒以内的同步创建。
因此，除了用于维持锁定范围的PLL以外，还提供了一种用于保证高同步精度和实现短同步创建时间的控制回路。因此，可以在恒定时间内实现具有高同步精度的同步创建时间从而满足所述截止频率。
下面将描述对由于数字传输路径的故障所导致的线路时钟信号的截止、扰动和瞬间停止的控制。图4示出了在线路时钟出现故障情况下FSW计算器的操作。
如图4所示，FSW计算器414首先获取相位差M(步骤S401)。然后，在如此获得的相位差M的基础上将调谐频率与线路时钟频率相互比较(步骤S402)。如果这些频率之间的误差具有预定值(在该实施例中是0.15ppm)或更小，那么，FSW被设置为FSW’(步骤S403)。此时，设置所述FSW(步骤S404)。所述FSW’表示在刚过去的时间内(in the closest past)被成功进行了频率调谐的FSW。误差的预定值，即，0.15ppm是OCXO的最大差(±0.1ppm)和无线设备控制(RES)的参考频率的频率精度差(±0.05ppm)之间的最大误差。
如果这些频率之间的误差大于所述预定值(在本实施例中是0.15ppm)，那么，对于FSW代替将是在刚过去的时间内被经过了调谐的FSW的FSW’(步骤S404)并被设置为所述FSW(步骤S405)。
特别是，在本例子中，依据调谐频率和线路时钟频率之间的差决定是否产生了有关线路时钟方面的故障。如果决定的结果是产生了所述故障，那么，可以使用在刚过去的时间内被成功进行了频率调谐的频率控制信号控制所述DDS的频率。
DDS50参考作为参考频率的OCXO60。因此，可以在OCXO60稳定(例如，±0.1ppm)内保证用于无线处理的参考信号的稳定。即使是由于例如数字传输路径断开的某些原因而产生了有关线路时钟的故障，也可以保证无线设备202的输出无线频率的稳定性。
此外，在不考虑线路时钟信号的质量的情况下，利用OCXO60和DDS50也能够保证RF参考信号的CN特性很高。因此，通过使EVM(误差矢量幅值)或PCDE(峰值码域误差)独立于所述线路时钟信号传输的质量来获得所述的稳定性。
利用这种结构，可以实现所要求的同步性能，并能够获得在OCXO的参考频率精度的范围内的RF参考信号的绝对稳定和良好的CN特性，因此增强无线设备(RE)的无线性能。
图5示出了根据本发明第二实施例的同步跟踪装置。在该实施例中，示出了具有PLL功能和足够锁定性能(例如，近似±10ppm)的LSI被用做SERDES70的情况。通过使用SERDES70，可以去除图1所示的抖动消除器，由此，简化了所述同步跟踪装置的结构。
虽然已经示出和描述了本发明的特定最佳实施例，但本领域内的普通技术人员应当理解，在本发明技术的基础上，可以做出各种改变和修改。很明显，这种改变和修改落入到由所附权利要求书所定义的本发明的精神和范围之内。
本申请基于申请日为2005.07.30的日本专利申请No.2004-223887，其内容被合并在这里作为参考。
工业实用性根据本发明的同步跟踪装置具有下述优点，它可以在恒定的时间内实现高同步精度的同步创建时间从而满足所述截止频率，且对于CPRI(注册商标)的基站装置中的无线设备是有用的。
权利要求
1.一种同步跟踪装置，包括PLL部分，用于输出第一时钟信号；和控制回路部分，包括参考频率信号产生部分，用于输出参考频率信号；时钟信号产生部分，用于基于所述参考频率信号产生具有与所述第一时钟信号频率相同频率的第二时钟信号；和频率控制信号产生部分，用于基于第一时钟信号和预定时间之后发生的第二时钟信号之间的频差产生改变第二时钟信号频率的频率控制信号并将该频率控制信号输出给所述时钟信号产生部分。
2.如权利要求1所述的同步跟踪装置，其中，所述PLL部分包括压控振荡部分，用于输出一输出信号作为第一时钟信号；和控制电压产生部分，用于检测接收信号和来自所述压控振荡部分的输出信号之间的相位差并基于该相位差产生将被输入给所述压控振荡部分的控制电压信号。
3.如权利要求1所述的同步跟踪装置，其中，所述PLL部分是具有PLL功能的LSI。
4.如权利要求1所述的同步跟踪装置，其中，当在所述第一时钟信号和所述第二时钟信号之间检测到的频差等于或大于预定值时，所述频率控制信号产生部分输出在前的频率控制信号，用于最新实现所述第一时钟信号和所述第二时钟信号之间的频率调谐；和其中，所述时钟信号产生部分基于从所述频率控制信号产生部分输出的频率控制信号来输出所述第二时钟信号作为无线参考信号。
5.一种同步跟踪方法，包括从PLL部分输出第一时钟信号；输出参考频率信号；基于所述参考频率信号而产生具有与所述第一时钟信号频率相同频率的第二时钟信号；检测所述第一时钟与在预定时间之后发生的所述第二时钟信号之间的频差；基于所述频差产生频率控制信号；和输出所述频率控制信号，以改变所述第二时钟信号的频率。
6.如权利要求5所述的同步跟踪方法，还包括输出从所述压控振荡部分输出的信号作为所述第一时钟信号；检测接收信号与所述输出信号之间的相位差；和基于所述相位差产生控制电压信号来改变所述输出信号的频率。
7.如权利要求5所述的同步跟踪方法，其中，在产生频率控制信号的处理中，当检测处理中的频差等于或大于预定值时，产生在前的频率控制信号，用于最新实现所述第一时钟信号与第二时钟信号之间的频率调谐；和所述同步跟踪方法还包括基于所述频率控制信号输出所述第二时钟信号作为无线参考信号。
全文摘要
一种同步跟踪装置包括用于输出第一时钟信号的PLL部分和控制回路部分。控制回路部分包括输出参考频率信号的参考频率信号产生部分；基于由参考频率信号产生部分产生的参考频率信号产生与第一时钟信号具有同频率的第二时钟信号的时钟信号产生部分；和基于第一时钟信号与预定时间之后发生的第二时钟信号之间的频差产生改变所述第二时钟信号的频率的频率控制信号并将该频率控制信号输出给时钟信号产生部分的频率控制信号产生部分。
文档编号H04L7/00GK1926767SQ20058000674
公开日2007年3月7日 申请日期2005年7月29日 优先权日2004年7月30日
发明者板原弘 申请人:松下电器产业株式会社