专利名称：确定第一与第二时钟域之间的时间差的制作方法
技术领域：
本技术领域涉及确定不同时钟域之间的时间差。一个示例情况是在同一集成电路或不同集成电路上第一与第二处理电路之间的通信。这两个处理电路之一可以是并串变换器/串并变换器(SERDES)，并且另一电路是专用集成电路(ASIC)。这可能发生在许多包括分布式无线电基站的环境中，其中，基站包括耦合到进行RF处理的一个或多个远程无线电单元的主基带处理单元。
背景和内容在典型的蜂窝无线电系统中，无线用户设备单元(UE)经无线电接入网络(RAN)与一个或多个核心网络进行通信。用户设备单元(UE)可以是移动台，诸如移动电话(“蜂窝”电话)和具有移动终端的膝上型计算机，并因而可以是例如便携式、小型、手持式、含计算机或车载移动装置，这些装置与无线电接入网络交换话音和/或数据。或者，无线用户设备单元可以是固定无线装置，例如，作为无线本地环路或诸如此类的一部分的固定蜂窝装置/终端。
无线电接入网络(RAN)覆盖被分成小区区域的地理区域，每个小区区域由无线电基站服务。小区是由在基站站点的无线电设备提供无线电覆盖的地理区域。每个小区由在该小区中广播的独特身份标识。无线电基站通过空中接口与这些基站范围内的用户设备单元(UE)进行通信。在无线电接入网络中，若干基站一般(例如，通过陆线或微波链路)连接到被称为基站控制器(BSC)或无线电网络控制器(RNC)的控制节点。控制节点监管并协调连接的多个无线电基站的各种活动。控制节点一般连接到一个或多个核心网络。
蜂窝通信系统中的常规无线电基站一般位于单独的位置，并且基带电路与无线电电路之间的距离较短，例如大约1米。分布式无线电基站包括无线电设备控制(REC)和无线电设备(RE)。这两部分可在物理上分开(即，RE可靠近天线，而REC位于可方便触及的地点)，或者两者可如常规无线电基站设计中一样共处同一位置。无线电设备控制(REC)执行基带信号处理，并且每个无线电设备(RE)在基带频率与射频之间变换，并通过一根或多根天线发射和接收信号。每个RE为某个地理区域、扇区或小区服务。分开的、专用的光和/或电链路将无线电设备控制(REC)连接到多个远程无线电设备(RE)中的每个设备。然而，术语链路在这里使用时指逻辑链路，并且不限于任何特殊的物理介质。每条链路承载从REC沿下行链路到RE的数字信息和从RE沿上行链路到REC的数字信息。
一直致力于在REC和一个或多个RE之间提供标准化的通用接口，从而为无线电基站实现灵活且有效的产品差异化和为RE与REC实现独立的技术演进。一个此类标准是通用公共无线电接口(CPRI)，并且它为传输、连接和包括用户平面数据、控制与管理(C&M)平面传输机制及同步的控制定义必需的项目。CPRI接口承载用于REC与每个RE之间通信的定时信息、IQ数据样本和操作与维护(O&M)链路。基于8B/10B编码(将8比特的数据编码为10比特的字)在时分复用(TDM)帧结构中复用这三个流，该帧结构在接口上传送。通过在下行链路方向(REC-＞RE)将超帧首与REC中的帧首(FS)对齐来将定时信息传递到RE。每个RE抽取超帧首并将它用作恢复的帧首。该恢复的帧首应得到补偿以校正与下行链路接口相关联的各种延迟分量。超帧控制信息包括已知的符号(例如，在CPRI中已知的符号是K28.5符号)，以用于在REC和每个RE之间获得同步。同步包括检测该已知的符号以检索(retrieve)一个或多个超帧边界。
这种分布式基站的一个重要要求是准确地测量和补偿与分布式传输链路/内部接口相关联的传输时延。一般情况下，往返延迟被确定用于从REC发射信号到RE并将该信号返回到该REC。另一个关键要求是以很高的定时精度通过无线电/空中接口发射数据。在分布式基站中，这意味着耦合到REC的两个RE应非常准确地同步。在一个示例情况中，两个RE之间的最大定时差异可能是大约数十纳秒。该最大定时差异主要“预算”用于模拟部分、温度变化和安装(误)校准。这留下仅大约几纳秒的用于数字部分的定时差异预算。
在以很高的定时精度通过无线电空中接口发射数据时，当REC认为是通过无线电空中接口发射帧时，REC具有由REC本地“空中帧”定时器或计数器维护的第一时间。类似地，RE具有由RE本地定时器或计数器维护的第二不同时间，RE通过抽取如CPRI规范中定义的K28.5符号、超帧号和帧号在从REC接收的帧中导出该时间。换而言之，REC数字电路和每个RE中的数字电路使用由相应的本地定时器或计数器维护的不同时钟域操作，即，使用在同一频率操作但具有可变相位的两个不同时钟源。时钟域被定义为设计中由单个时钟或具有恒定相位关系的多个时钟驱动的那部分。相反，含具有可变的相位和时间关系的时钟的域被视为不同的时钟域。为使REC和RE本地定时器精确同相，必须知道从REC到RE的CPRI接口延迟。该延迟的一部分取决于与每个REC和/或RE中的不同定时域相关联的延迟。
REC和/或RE本身也可使用多个时钟域操作。例如，REC可将包括使用第一内部时钟的成帧器/解帧器的基带处理电路耦合到使用第二内部时钟的SERDES。RE可包括使用第一内部时钟的CPRI接口专用集成电路(ASIC)和使用第二不同内部时钟的无线电空中接口处理ASIC。在将数据从一个时钟域传送到另一时钟域时，引入缓冲器以使数据同步。使用第一时钟域定时信号将来自第一时钟域的数据写入缓冲器。使用第二时钟域定时信号从缓冲器读出该数据。数据在缓冲器中的时间取决于这两个时钟域之间的相位关系，并因此是未知的。由于缓冲延迟是REC与RE之间的总延迟的一部分，因此，应测量该延迟以便可对其进行补偿。
在认识到这些问题和挑战后，发明者设计了一种解决方案，该解决方案不但用于分布式基站，而且用于由使用缓冲器或诸如此类在不同时钟域之间更改而引起延迟的任何情况。缓冲电路使用与第一时钟域相关联的第一时钟信号接收要由电子电路处理的数据。使用与第二时钟域相关联的第二时钟信号输出缓冲的数据。数据的缓冲与缓冲延迟相关联。计数电路在启动计数输入接收与第一时钟域和将数据写入缓冲电路相关联的写定时信号。计数电路在停止计数输入接收与第二时钟域和从缓冲电路读出数据相关联的读定时信号。定时信号可以是任何类型的定时信号。若干非限制性示例包括时钟信号、触发信号、选通信号等。在接收写定时信号与读定时信号之间累计的计数值对应于缓冲延迟。控制电路基于该计数值执行控制操作。例如，累计的计数值表示第一与第二时钟信号之间的相位差，并且控制电路可补偿该相位差。
在一个非限制性详细示例实施例中，第一时钟域与第一处理电路相关联，并且第一时钟信号是与将数据写入发射缓冲电路相关联的发射写时钟。第二时钟域与第二处理电路相关联，并且第二时钟信号是与从发射缓冲电路读出数据相关联的发射读时钟信号。第一和第二处理电路可与同一集成电路或单独的集成电路相关联。计数电路包括发射计数器。第二处理电路包括用于使用发射读时钟信号接收从发射缓冲电路以并行格式输出的数据、根据发射串行时钟信号将并行数据变换成串行格式并将串行数据提供到发射串行接口的并串变换器。发射写时钟信号和发射读时钟信号具有大约相同的频率，该频率低于发射串行时钟信号的频率。可根据发射串行时钟信号为发射计数器提供时钟。
在相反的接收方向上，第一时钟域与第一处理电路相关联，第一时钟信号是与将数据写入接收缓冲电路相关联的接收写时钟，第二时钟域与第二处理电路相关联，并且第二时钟信号是与从接收缓冲电路读出数据相关联的接收读时钟信号。计数电路包括接收计数器，并且第一处理电路包括用于以并行格式输出接收读时钟信号、根据接收串行时钟信号将来自串行接口的串行数据变换成并行格式并根据接收写时钟信号将并行数据写入接收缓冲电路的串并变换器。接收写时钟信号和接收读时钟信号具有大约相同的频率，该频率低于接收串行时钟信号的频率。根据接收串行时钟信号为接收计数器提供时钟。
在一个优选示例实施中，写定时信号与将已知的同步符号写入缓冲电路有关，并且读定时信号与从缓冲电路读出该已知的同步符号有关。示例同步符号是K28.5符号。
在另一示例实施例中，计数器电路还可包括配置为在启动计数输入接收定时信号之一并在停止计数输入接收与不同于第一和第二时钟域的第三时钟域相关联的参考定时信号的时钟计数器。控制电路基于累计的时钟计数值执行附加的控制操作。
特别有利(但仍是示例)的应用是在分布式基站环境中，该基站包括与远程第二无线电基站节点共同操作的第一无线电基站节点。基站时钟源产生第一参考时钟信号。成帧器/解帧器将信息格式化成帧，并使用第二参考时钟信号将帧传送到并串变换器/串并变换器(SERDES)/从SERDES接收帧。SERDES接收第一参考时钟信号，并为发射和接收路径生成字时钟信号和串行时钟信号。第二参考时钟和字时钟具有基本上相同的频率但不同相。串行时钟具有明显高于第二参考时钟和字时钟的频率。
SERDES包括用于根据第二参考时钟信号存储来自成帧器的数据字并根据发射字时钟信号输出存储的数据字的发射缓冲器。发射缓冲器中数据字的缓冲与发射缓冲延迟相关联。接收缓冲器根据接收字时钟信号存储接收的数据字，并根据第二参考时钟信号将存储的数据字输出到解帧器。接收缓冲器中数据字的缓冲与接收缓冲延迟相关联。
在将数据写入发射缓冲器时，发射计数器在启动计数输入接收与第二参考时钟信号相关联的发射写定时信号。在从发射缓冲器读出数据字时，它还在停止计数输入接收与发射字时钟信号相关联的接收读定时信号。在接收发射写定时信号和发射读定时信号之间累计的发射缓冲计数值对应于发射缓冲延迟。类似地，在将数据字写入接收缓冲器时，接收计数器在启动计数输入接收与接收字时钟信号相关联的接收写定时信号，并在从接收缓冲器读出数据字时，在停止计数输入接收与第二参考时钟相关联的接收读定时信号。在接收接收写定时信号和接收读定时信号之间累计的接收缓冲计数值对应于接收缓冲延迟。控制电路基于发射缓冲计数值和接收缓冲计数值之一或两者执行控制操作。
将结合附图和详细说明对这些和其它特性与优点进行进一步描述。
图1是使用缓冲器桥接两个时钟域并使用计数器确定与该缓冲器相关联的延迟的电子设备的功能方框图；图2是示出将数据写入缓冲器与从缓冲器读出数据之间的相位关系/延迟的时序图；图3是示出用于确定与图1中的缓冲相关联的延迟的示例过程的流程图；图4是示出图1中所示的电子设备的非限制性示例应用的功能方框图，其中一个电子电路是SERDES接口；图5是分布式无线电基站的功能方框图；图6是示出图5的RE中某些功能元件的功能方框图；图7是示出在图5的分布式无线电基站中的环回往返延迟测量的功能方框图；以及图8是示出在图5的分布式无线电基站中细分成延迟段的环回往返延迟测量的功能方框图。
详细说明为解释而不是限制，以下说明陈述了特定的细节，如特殊实施例、过程、技术等。但本领域的技术人员将理解，除这些特定的细节还可采用其它实施例。例如，虽然使用非限制性示例便于以下说明，但在使用基站的任何类型的无线电通信系统中均可采用本发明。在一些情况下，省略了熟知的方法、接口、电路和信令的详细说明以免不必要的细节混淆本说明。另外，在一些图中示出单独的方框。本领域的技术人员将理解，使用单独的硬件电路、使用软件程序和数据、结合适当编程的数字微处理器或通用计算机、使用专用集成电路(ASIC)和/或使用一个或多个数字信号处理器(DSP)可实施那些方框的功能。
图1是电子设备10的功能方框图，该设备使用可以是例如先入先出(FIFO)缓冲器的缓冲器16桥接两个时钟域第一时钟域12和第二时钟域14。第一时钟域12与第一字时钟和标记为写定时信号的定时信号相关联。这意味着写定时信号对应于第一字时钟的上升沿。第二时钟域14与第二字时钟和称为读定时信号的定时信号相关联。这意味着读定时信号对应于第二字时钟的上升沿。
虽然第一和第二时钟域具有大约相同的频率，但其相应的时钟可具有可变的相位和时间关系。FIFO缓冲器16吸收可变相位并使在两个相位独立的时钟域之间传送的数据同步。通过分别使用第一字时钟和第二字时钟，可将数据写入缓冲器16和从缓冲器16读出数据。为确定对应于第一和第二字时钟相位延迟的缓冲延迟，使用计数器18。计数器18包括启动计数输入或复位输入和停止计数输入。在将数据从第一时钟域12写入缓冲器16时，将写定时施加到计数器18的启动输入，这启动计数器计数。一将数据从缓冲器16读出到第二时钟域14中，就将读定时施加到计数器18的停止输入，这使计数器18停止。任何定时信号可用于为启动和/或停止计数器输入定时。若干非限制性示例包括时钟信号、检测到某个模式(pattern)时生成的触发信号(例如，K28.5)、选通信号等。
以高于第一和第二字时钟频率的频率为计数器18提供时钟。因此，计数器18可以高分辨率测量缓冲延迟。对应于缓冲延迟的计数值经控制接口提供到控制器20以执行一个或多个控制操作。例如，控制器可使用延迟值作为另一测量的一部分或补偿缓冲延迟。
图2是示出将数据写入缓冲器16与从缓冲器16读出数据之间的相位关系/延迟的时序图。相位延迟示为Δ。由于以比写/读和定时信号频率高得多的频率为计数器18提供时钟，因此，可准确地且以高分辨率确定相位延迟Δ。
图3是示出用于确定和补偿与图1中的缓冲相关联的延迟的示例过程的流程图。使用第一时钟域(1)中的第一时钟信号(例如，第一字时钟)在缓冲器16中接收数据(步骤S1)。使用第二时钟域(2)中的第二时钟信号(例如，第二字时钟)从缓冲器16输出数据(步骤S2)。发送基于第一时钟信号的写定时或定时信号以启动或复位计数器18，并且发送基于第二时钟信号的读定时或定时信号以停止计数器18(步骤S3)。累计的计数值用于执行控制操作，如以某一方式补偿缓冲延迟(步骤S4)。
图4是示出电子电路30的非限制性示例应用的功能方框图，其中，并串变换器/串并变换器(SERDES)电路为以并行比特格式操作的其它电路提供串行接口。沿电子电路30的接收支路，在具有时钟数据恢复(CDR)单元32的串并变换器中接收串行数据并将其变换成并行格式。在此示例中，使用从高速时钟生成器34提供的高速串行接口时钟操作串并变换器32。接收字时钟信号对应于使用常规或其它CDR技术从接收的串行数据中抽取的时钟信号。接收字时钟对应于接收字时钟域，并用于将并行数据字写入接收缓冲器36，该缓冲器可以是FIFO缓冲器。在将数据字写入接收缓冲器36的同时，将与接收字时钟域相关联的SERDES接收写选通或触发信号输入到接收计数器38的启动或复位输入。在接收字时钟域中生成写选通，因此，它与此时钟域中时钟信号的正沿对齐。
根据与其它电路(OC)时钟域相关联的OC字时钟读出接收缓冲器36中的数据字。OC可以是例如ASIC，但并不限于ASIC。接收字时钟域和OC时钟域以基本上相同的频率操作，但通常不同步，即，它们具有可变相位。该相位差是未知的。并且如上所述，接收缓冲器用于桥接该相位延迟，以便数据字可传送到OC时钟域。在从接收缓冲器36读出数据字的同时，将与OC时钟域相关联的OC选通或触发信号输入到接收计数器38的停止计数输入。在OC时钟域中生成读选通，因此，它与此时钟域中时钟信号的正沿对齐。以明显更高的频率为接收计数器38提供时钟，该频率对应于来自高速时钟生成器34的高速串行接口时钟。
从激活SERDES接收写选通时的启动计数到激活OC接收读选通时的停止计数累计的计数值对应于缓冲延迟。经控制接口将该延迟提供到控制器48，该控制器基于计数值执行控制操作，如补偿相位延迟。
沿电子电路30的发射支路，使用与OC时钟域相关联的OC发射字时钟将来自在OC时钟域操作的其它电路的并行数据字写入发射缓冲器42。同时，将OC发射写选通或触发信号提供到发射计数器44的启动或复位输入。使用与发射字时钟域相关联的发射字时钟从发射缓冲器42读出缓冲的字。同时，将与发射字时钟域相关联的SERDES发射读选通或触发信号提供到发射计数器44的停止输入。以明显更高的频率为发射计数器44提供时钟，该频率对应于来自高速时钟生成器34的高速串行接口时钟。
从激活SERDES发射写选通时的启动计数到激活OC发射读选通时的停止计数累计的计数值对应于缓冲延迟。经控制接口将该延迟提供到控制器48，该控制器基于计数值执行控制操作，如补偿该相位延迟。在并串变换器40中将来自发射缓冲器42的并行数据变换为串行格式，根据高速时钟通过串行接口发射。
如果电子电路30包括在不同于第一和第二时钟域的第三时钟域中操作的另外的电子电路，则该电子电路也可采用时钟计数器46测量第二与第三时钟域之间的相位。时钟计数器46包括启动或复位输入，该输入从OC时钟域接收选通或触发信号中任一信号，例如OC接收读写选通。时钟计数器46包括停止输入，该输入从第三时钟域(例如，OC本地定时器的时钟域)接收参考信号。可以用于为其它计数器提供时钟的更高频率(即对应于来自高速时钟生成器34的高速串行接口时钟的时钟信号)为时钟计数器46提供时钟。从激活OC接收写选通时的启动计数到激活来自第三时钟域的参考信号时的停止计数累计的计数值对应于第二与第三时钟域之间的相位偏移。经控制接口将该相位偏移计数提供到控制器48，该控制器基于计数值执行控制操作，如补偿该相位偏移。
另一非限制性示例应用是两个分布式基站。分布式基站包括无线电设备控制器(REC)和一个或多个无线电设备(RE)单元。随着第三代蜂窝电信系统的发展，分布式基站已变得更普遍。这些第三代移动通信系统经常被称为通用移动电信系统(UMTS)。宽带码分多址(WCDMA)是用于通过无线电/空中接口进行通信的主要的第三代接入技术。UMTS系统包括逻辑网元，它们各自具有定义的功能。将网元组合到无线电接入网络(RAN)和核心网络(CN)中，无线电接入网络有时被称为UMTS地面RAN(UTRAN)，它处理所有与无线电有关的功能，而核心网络负责将呼叫与数据连接切换和路由选择到诸如PSTN、ISDN、PLMN和因特网的外部网络。UTRAN覆盖被分成小区区域的地理区域，每个小区区域由无线电基站服务。小区是由无线电设备提供无线电覆盖的地理区域。用户设备(UE)连接用户和无线电/空中接口。
下面的示例应用集中在无线电基站上，在UMTS中该基站被称为节点B，它变换RNC接口与无线电/空中接口之间的数据流。分布式无线电基站内将REC链接到一个或多个RE的内部接口在本文中被称为通用公共无线电接口(CPRI)。虽然预计是公共接口，但CPRI接口可用作专用接口。以下说明基于UMTS和CPRI的术语，但并不只限于UMTS和/或CPRI系统，而是可在任何分布式无线电基站中采用。
在UMTS无线电接入网络中，无线电设备控制(REC)节点经Iub接口提供到无线电网络控制器的接入，而无线电设备(RE)节点用作到用户设备的空中接口(在UMTS网络中，该空中接口被称为Uu接口)。REC执行数字基带域的无线电功能，而RE执行模拟射频(RF)功能。这种功能分割允许定义基于同相和正交(IQ)复数数据的普通CPRI接口。继续该非限制性UMTS示例，REC涉及Iub传输、无线电基站控制与管理和数字基带处理。RE提供模拟和射频功能，如滤波、调制、频率变换和放大。除用户平面数据(IQ数据)外，在REC与RE之间还交换控制与管理(C&M)控制信号及同步控制信号。使用第1层和第2层协议将包括控制和用户数据两者的所有信息流或“平面”复用到数字串行通信线路上。不同的信息流经适当的服务接入点(SAP)接入第2层。用于物理层(第1层)和数据链路层(第2层)的协议由CPRI定义。
图5是包括REC和RE的分布式无线电基站的功能方框图。REC节点由控制器70(例如，CPU)管理。成帧器/解帧器单元72耦合到控制器70。将对应于一个载波的一根天线的数据的每个数据流提供到成帧器72，该成帧器将所有数据流、控制与管理信息、同步信息和第1层(L1)信息复用到特殊的帧结构中。随后，将特殊RE的帧结构提供到对应于该RE的并串变换器/串并变换器单元(SERDES)76，并且该SERDES 76在对应于该RE的输出端口上生成串行流。类似地，在输入端口上接收来自每个RE的信息，由SERDES 76对来自每个RE的信息进行串并变换(即，转成并行形式)，并提供到解帧器72。解帧器72抽取数据流、控制器管理及第1层定时和维护信息，并将这些信息分配到适当的SAP。本地定时单元74为REC提供频率和时间参考。本地定时单元74输出的信号由SERDES 74用作频率参考，以生成沿下行链路将信息发射到RE的串行时钟。
RE具有类似的结构，并由控制器80(例如，CPU)管理。控制器80耦合到CPRI成帧器/解帧器82。成帧器/解帧器82耦合到一个或多个天线单元，其中，每个天线单元接收对应的数据流。成帧器/解帧器82抽取通过并串变换器/串并变换器86从REC接收的控制与管理数据、第1层维护数据和定时数据，并通过未示出的控制链路将这些信息提供到控制器80。成帧器/解帧器82还以帧结构组合控制管理数据、第1层数据和数据流信息，并将该帧结构经并串变换器/串并变换器86以串行形式提供到REC。从RE的模拟无线电部分接收数据流信息以复用到基本帧结构中。SERDES 86抽取从REC接收的下行链路接口的串行时钟，并将它输出到本地定时单元84，该单元使该时钟稳定并将它作为RE中的频率参考输出。
REC定期通过CPRI链路发射由REC的本地定时单元74生成的可由每个RE轻松检测并识别的已知的“时间标记”。在输出或输入接口端口的时间标记用于使时间与接口上的独特载波时刻(carrierinstant)有关。在示例实施中，时间标记是已知的由REC每十毫秒发送的10比特的K28.5符号。在由RE接收时间标记时，RE的本地时间单元84被设为预定值，例如零。这样，通过使本地时间单元84“从属于(slave)”由REC的本地定时单元74生成的定时标记来使本地时间单元84同步。
TDM结构要求发射节点REC/RE和RE/REC接收节点正确地知道超帧开始的时间。因此，接收节点必须能够检测超帧的第一个基本帧、第一个基本帧的第一个八比特组或字节及第一字节的第一个比特。通过将独特的已知的符号作为超帧中的第一个字发送，实现所有三个同步级别。一个示例是K28.5符号，它是具有总共10比特的8B/10B代码。这些比特中的两个比特是用于检错和/或纠错的冗余比特。当然，可使用其它已知的符号。通过使用K28.5符号，RE执行时钟和数据恢复(CDR)。通过最初发射K28.5符号，REC定义超帧中的字边界。
如图6所示，RE包括三个不同的时钟域SERDES 86时钟域、成帧器/解帧器82时钟域和空中接口处理电路88时钟域。每个时钟域变化引入未知的延迟。这些域可以在相同或不同的集成电路上。例如，成帧器/解帧器电路82和空中接口处理电路88可在具有内部时钟乘法器的数字ASIC上，同一ASIC具有作为并入部件的SERDES86。ASIC的输出可以是到射频(RF)电路90的数模变换器的样本，这又由LTU时钟提供时钟。空中接口处理电路88可以是ASIC，它在经射频(RF)电路90发射数据前处理数据，例如脉冲整形、功率限制等。空中接口处理电路88将空中帧首参考选通提供到SERDES 86以允许使用时钟计数器使第二和第三时钟域同步。
与同步有关的是与CPRI接口相关联的延迟的校准/补偿问题。CPRI提供一种校准REC与RE之间往返延迟的机制。图7示出在下行链路中由REC发射到RE并随后在上行链路中由RE返回到REC的已知信号的环回。RE成帧器/解帧器基于接收的下行链路帧生成上行链路成帧。REC测量上行链路与下行链路成帧之间的时间差。
图8示出一个示例应用，其中，可在使REC和一个或多个RE同步时使用缓冲延迟。三个路径延迟分量示为1、2和3。一些延迟分量由于先前已测量过，例如，在工厂校准模拟部分时，因此，它们是已知的。但其它延迟分量是未知的，因而必须测量。未知的下行链路路径延迟1包括在REC SERDES中的发射缓冲延迟、REC与RE之间的串行电缆连接延迟及RE SERDES中的接收缓冲延迟。假设延迟分量2是先前已知的。未知的路径延迟分量3包括在RECSERDES中的接收缓冲延迟、从RE到REC的电缆延迟及RE SERDES中的发射缓冲延迟。
通过使用上述技术，这两个SERDES能够确定与变化的时钟域相关联的发射和接收缓冲延迟。这样，剩下的未知部分是下行链路电缆REC-＞RE和上行链路电缆RE-＞REC的延迟。如果假设电缆长度相等，则总测量延迟(对应于1+2+3)减去至此已知的所有延迟等于两倍的电缆长度。电缆长度可测量，并且其相关联延迟可计算到纳秒级。
通过知道对应于延迟分量1的通过接口的用户数据延迟，REC可提前传送数据到该对应的RE，使得在适当的时间在RE中接收数据。如果不同的RE具有不同的接口延迟，则在需要时REC可根据每个RE对应的各个延迟提前传送数据到每个RE并因此实现在纳秒级的多个RE的同步传输。延迟补偿也可在RE侧实现。例如，REC提前相等的时间将数据发送到所有RE，并且每个RE基于测量的接口延迟分别延迟数据，从而使所有RE的总延迟(电缆+内部缓冲)相等。
通常，RE包含数字控制的终点，例如在空中接口数字处理的最后部分或在数模(D/A)变换器。如果数字控制的终点未关联到RE成帧器/解帧器时钟域，则延迟分量4也必须确定，该延迟是从REC中生成帧首指示时到要在帧首输出的用户数据通过最终数字控制点时的延迟。从最终数字控制点到空中接口的延迟假设是已知的，例如，通过生产中的测量。
一个示例实施例是空中接口处理电路88包含生成本地帧首指示的计数器。在本地帧首指示出现时，从本地用户数据缓冲器输出要在帧首发射的用户数据。从用户数据缓冲器的输出到用户数据到达空中接口的剩余延迟是事先已知的。由于通过同一接口传送用户数据和帧首指示，因此，延迟分量4是从REC中生成帧首指示时到空中接口处理电路88的时域中接收帧首指示时的延迟。如果在与REC中生成REC帧首指示相同的时刻生成ASIC 88中的RE帧首指示，则在ASIC 88中生成RE帧指示后应由ASIC 88正好在延迟分量4+剩余延迟接收通过接口承载的帧首指示。
要使REC与RE中的ASIC 88之间在时间上同步，ASIC 88应控制其生成帧首指示的计数器，使得在接收在接口上承载的帧指示时计数器等于延迟分量4+剩余延迟，例如，通过在接收帧首指示时使计数器加载延迟分量4+剩余延迟值。如果在REC成帧器/解帧器的时钟域中生成帧首指示，则延迟分量4是REC SERDES中发射缓冲延迟、电缆延迟REC-＞RE及RE SERDES中时钟计数器值之和，其中，时钟计数器停止信号输入连接到与ASIC 88的时钟域相关联的停止触发信号。
一般情况下，由REC中的成帧器/解帧器同时为所有连接的RE生成帧首指示符。如果在REC中成帧器/解帧器外的另一时钟域中生成帧首指示，则REC SERDES的时钟计数器也以对应的方式增加。如果在多个电路上分割成帧器/解帧器，情况可能是这样。
所述技术例如由于使用高速串行链路作为信号接口，因而解决了关于时间参考从一个电路到具有不同时钟域的另一电路的准确分配的问题。具有此类互连的系统很常见，例如，通过以太网的NTP、CPRI等。
所有这些系统依赖互连接口的准确延迟测量，以能够在控制算法中去除延迟。当前延迟补偿方案的弱点在时钟域边界，例如，将对时间参考编码的数据字从发射电路的时钟域传送到接收电路的时钟域。所述技术利用以下事实具有时钟域边界的SERDES还具有非常高速的串行时钟。虽然该高速时钟通常对于SERDES不是外部可用的，但该高速时钟可用于测量由穿过时钟域边界引起的延迟，一般情况下在纳秒级。这使得可以类似的精度传送时间参考。
在不采用上述技术时，典型的延迟补偿精度小得多，例如，至少10倍。由所述技术实现的高精度允许互连简化，这会另外需要额外的专用时间分配电缆来实现相同的精度。所述技术因而降低了时间分配的不准确性，并去除了专用时间分配接口。
所述技术还解决了关于时钟域之间未知的缓冲器深度的问题。如果在每个读或写信号上发送启动或停止计数器的定时信号到缓冲器，则会测量时钟域之间的相位差。但时钟域之间的缓冲器长度可以是多个字，以补偿缓冲器桥接的这两个时钟域的时钟之间的“漂移(wander)”。缓冲延迟因而可比相位差长得多。通过在写或读特定的同步符号时发送启动或停止计数器的定时信号到缓冲器，还可在此可变缓冲器深度的情况下准确地测量缓冲延迟。
所述技术还解决了关于在包括CPRI接口的无线电基站中一直到空中接口维持定时精度的问题。SERDES的高速串行时钟还用于测量从REC通过接口传送的帧首指示与RE中帧首的“本地察觉”之间的时间差。所述技术允许REC和RE中的时间参考位于除CPRI成帧器/解帧器外的其它时域中。这使得REC和RE之一可优化其相应时间参考的设计，而不必在SERDES的这两个时钟域内保持该时间参考。
所述技术还解决了使延迟测量彼此有关的问题。如果接口延迟更改，(例如，由于温度变化的原因)，则必须再次测量往返延迟测量和时间参考传送延迟。时间参考传送延迟与在帧首指示符号上的测量有关，该符号对于CPRI是K28.5符号。所述技术使用此已知符号的读/写来触发生成到计数器的定时信号，这些计数器周于往返延迟测量。因此，所有延迟测量(上行链路、下行链路和时间传送时钟域测量)可与传送帧首指示的时间有关。从REC到RE的往返延迟和时间参考的传送一般可得到处理以将某些不确定性降到最低。
虽然示出各种实施例并进行了详细描述，但权利要求书不限于任何特殊实施例或示例。例如，本发明可在多种实施和实施例中实现，并不限于上述CPRI示例。上述说明均不应理解为暗示任何特殊要素、步骤、范围或功能是必需的，因而它必须包括在权利要求书的范围中。专利主题的范围只由权利要求书限定。法律保护的范围由允许的权利要求书及其等同物中所述内容限定。除非使用词语“的手段”，否则，没有权利要求旨在引用35USC§112的第6段。
权利要求
1.一种设备，包括缓冲电路，用于接收要由电子电路处理的数据，所述缓冲电路配置为使用与第一时钟域相关联的第一时钟信号输入所接收的数据并使用与第二时钟域相关联的第二时钟信号输出所接收的数据，其中所述数据的缓冲与缓冲延迟相关联；计数电路，用于在启动计数输入接收与所述第一时钟域和将数据写入所述缓冲电路相关联的写定时信号，并用于在停止计数输入接收与所述第二时钟域和从所述缓冲电路读出数据相关联的读定时信号，其中在接收所述写定时信号与所述读定时信号之间累计的计数值对应于所述缓冲延迟；以及控制电路，用于基于所累计的计数值执行控制操作。
2.如权利要求1所述的设备，其中所述第一时钟域与第一处理电路相关联，所述第一时钟信号是与将数据写入发射缓冲电路相关联的发射写时钟，所述第二时钟域与第二处理电路相关联，并且所述第二时钟信号是与从所述发射缓冲电路读出数据相关联的发射读时钟信号，以及其中所述计数电路包括发射计数器，并且所述第二处理电路包括用于根据所述发射读时钟信号接收从所述发射缓冲电路以并行格式输出的数据、根据发射串行时钟信号将所述并行数据变换成串行格式并将串行数据提供到发射串行接口的并串变换器。
3.如权利要求2所述的设备，其中所述第一和电子处理电路是不同集成电路的一部分或者是同一集成电路的一部分。
4.如权利要求2所述的设备，其中所述发射写时钟信号和所述发射读时钟信号具有大约相同的频率，所述频率低于所述发射串行时钟信号的频率，并且其中根据所述发射串行时钟信号为所述发射计数器提供时钟。
5.如权利要求1所述的设备，其中所述第一时钟域与第一处理电路相关联，所述第一时钟信号是与将数据写入接收缓冲电路相关联的接收写时钟，所述第二时钟域与第二处理电路相关联，并且所述第二时钟信号是与从所述接收缓冲电路读出数据相关联的接收读时钟信号，以及其中所述计数电路包括接收计数器，并且所述第一处理电路包括用于根据接收串行时钟信号将来自串行接口的串行数据变换成并行格式并根据所述接收写时钟信号将并行数据写入所述接收缓冲电路的串并变换器。
6.如权利要求5所述的设备，其中所述接收写时钟信号和所述接收读时钟信号具有大约相同的频率，所述频率低于所述接收串行时钟信号的频率，并且其中根据所述接收串行时钟信号为所述接收计数器提供时钟。
7.如权利要求1所述的设备，其中所累计的计数值表示所述第一与第二时钟信号之间的相位差，并且所述控制电路配置为补偿所述相位差。
8.如权利要求1所述的电子电路，其中所述写定时信号与将已知的同步符号写入所述缓冲电路有关，并且所述读定时信号与从所述缓冲电路读出所述已知的同步符号有关。
9.如权利要求8所述的电子电路，其中所述第一电子电路是并串变换器/串并变换器(SERDES)，并且所述已知的同步符号是K28.5符号。
10.如权利要求1所述的设备，其中所述计数器电路包括配置为在启动计数输入接收所述定时信号之一并在停止计数输入接收与第三时钟域相关联的参考定时信号的时钟计数器，以及其中所述控制电路配置为基于所累计的时钟计数值执行另一控制操作。
11.如权利要求10所述的设备，其中所述第一时钟域与第一处理电路相关联，所述第二时钟域与第二处理电路相关联，所述第三时钟域与第三处理电路相关联，并且其中所累计的时钟计数值对应于所述一个定时信号与所述参考定时信号之间的时间偏差。
12.如权利要求11所述的设备，其中所述参考定时信号对应于所述第三处理电路的频率参考信号边沿，其中所累计的计数值对应于所述频率参考信号与所述一个定时信号之间的相位偏移，并且其中所述频率参考信号和所述一个定时信号具有大约相同的频率。
13.如权利要求10所述的设备，还包括第二缓冲电路，配置为缓冲所述第二时钟域中的电路与所述第三时钟域中的电路之间的数据，其中所述第二缓冲电路中数据的缓冲与第二缓冲延迟相关联，其中所述时钟计数器配置为使用所述一个定时信号启动、用与所述第三时钟域相关联的第三定时信号停止并以明显大于将数据输入所述第二缓冲电路及从所述第二缓冲电路输出数据所用频率的频率提供时钟。
14.一种供可操作用于与第二电路板进行通信的第一电路板使用的电子设备，包括处理电路，用于根据基于所述第一电路板的第一参考时钟源生成的第一定时信号执行第一操作并根据由所述第二电路板的第二参考时钟源生成的第二定时信号执行第二操作；计数器，用于在启动计数输入接收所述第一定时信号，并用于在停止计数输入接收所述第二定时信号，其中在接收所述第一定时信号与所述第二定时信号之间累计的计数值对应于与使用所述电子设备进行通信相关联的延迟，其中所述计数值可用于补偿所述延迟。
15.如权利要求14所述的电子设备，其中在接收所述第一定时信号与所述第二定时信号之间累计的计数值对应于与使用所述电子设备进行通信相关联的缓冲延迟，并且其中所述控制电路配置为计算与使用所述电子设备进行通信相关联的延迟以便基于所述计数值使所述第一和第二时钟源同步。
16.如权利要求14所述的电子设备，其中第一电子电路包括第一SERDES，并且第二电子电路包括第二SERDES。
17.一种用于在使用中与第二无线电基站节点进行操作的第一无线电基站节点的设备，包括基站时钟源，用于产生第一参考时钟信号；成帧器/解帧器，用于接收所述第一参考时钟信号、生成第二时钟信号并根据所述第二时钟信号将信息格式化成帧；并串变换器/串并变换器(SERDES)，用于接收所述第一参考时钟信号并生成串行时钟信号，所述SERDES包括发射缓冲器，用于根据所述第二时钟信号存储来自所述成帧器的数据，并用于根据与所述串行时钟信号相关联的发射时钟信号输出所存储的数据，其中所述发射缓冲器中所述数据的缓冲与发射缓冲延迟相关联；接收缓冲器，用于根据与所述串行时钟信号相关联的接收时钟信号存储接收的数据，并用于根据所述第二时钟信号将所存储的数据输出到所述解帧器，其中所述接收缓冲器中所述数据的缓冲与接收缓冲延迟相关联；发射计数器，用于在将所述数据写入所述发射缓冲器时，在启动计数输入接收与所述第二时钟信号相关联的发射写定时信号，并用于在从所述发射缓冲器读出所述数据时，在停止计数输入接收与所述发射时钟信号相关联的接收读定时信号，其中在接收所述发射写定时信号与所述发射读定时信号之间累计的发射缓冲计数值对应于所述发射缓冲延迟；接收计数器，用于在将所述数据写入所述接收缓冲器时，在启动计数输入接收与所述串行时钟信号和所述接收时钟信号相关联的接收写定时信号，并用于在从所述接收缓冲器读出所述数据时，在停止计数输入接收与所述第二时钟信号相关联的接收读定时信号，其中在接收所述接收写定时信号与所述接收读定时信号之间累计的接收缓冲计数值对应于所述接收缓冲延迟；以及控制电路，用于基于所述发射缓冲计数值和所述接收缓冲计数值之一或两者执行控制操作。
18.如权利要求17所述的设备，还包括并串变换器，用于接收从所述发射缓冲器并行输出的数据并根据所述串行时钟信号将并行数据变换成串行格式，其中基于所述串行时钟信号为发射缓冲计数器提供时钟，以及串并变换器，用于接收串行数据、根据所述串行时钟信号将所述串行数据变换成并行格式并使用从所述串行数据抽取的接收时钟信号将并行数据提供到所述接收缓冲器，其中根据所述串行时钟信号为接收缓冲计数器提供时钟。
19.如权利要求17所述的设备，其中在所述数据是已知的同步符号时生成所述定时信号。
20.如权利要求19所述的设备，其中所述已知的同步符号是K28.5符号。
21.如权利要求17所述的设备，其中所述无线电基站包括支持一个或多个天线单元的无线电设备(RE)部分和无线电设备控制器(REC)部分，并且其中所述设备包括在所述REC和所述RE之一或两者中。
22.如权利要求17所述的设备，其中所述计数器电路包括配置为在启动计数输入接收所述定时信号之一并在停止计数输入接收与第三时钟域相关联的参考定时信号的时钟计数器，以及其中所述控制电路配置为基于所累计的时钟计数值执行另一控制操作。
23.如权利要求17所述的设备，还包括延迟处理电路，用于确定与将所述第一和第二无线电基站节点互连的接口相关联的延迟。
24.一种方法，包括根据与第一时钟域相关联的第一时钟信号在缓冲电路中接收要由电子电路处理的数据；根据与第二时钟域相关联的第二时钟信号输出所缓冲的数据，其中所述数据的缓冲与缓冲延迟相关联；在计数电路的启动计数输入接收与所述第一时钟域和将数据写入所述缓冲电路相关联的写定时信号；在所述计数电路的停止计数输入接收与所述第二时钟域和从所述缓冲电路读出数据相关联的读定时信号，其中在接收所述写定时信号与所述读定时信号之间累计的计数值对应于所述缓冲延迟；以及基于所累计的计数值执行控制操作。
25.如权利要求24所述的方法，其中所述第一时钟域与第一处理电路相关联，所述第一时钟信号是与将数据写入发射缓冲电路相关联的发射写时钟，所述第二时钟域与第二处理电路相关联，并且所述第二时钟信号是与从所述发射缓冲电路读出数据相关联的发射读时钟信号；根据发射串行时钟信号将根据所述发射读时钟信号从所述发射缓冲电路以并行格式输出的数据变换成串行格式；以及将串行数据提供到发射串行接口。
26.如权利要求25所述的方法，其中所述发射写时钟信号和所述发射读时钟信号具有大约相同的频率，所述频率低于所述发射串行时钟信号的频率，并且所述方法还包括根据所述发射串行时钟信号为发射计数器提供时钟。
27.如权利要求25所述的方法，其中所述第一时钟域与第一处理电路相关联，所述第一时钟信号是与将数据写入接收缓冲电路相关联的接收写时钟，所述第二时钟域与第二处理电路相关联，并且所述第二时钟信号是与从所述接收缓冲电路读出数据相关联的接收读时钟信号，所述方法还包括根据接收串行时钟信号将来自串行接口的串行数据变换成并行格式，以及根据所述接收写时钟信号将并行数据写入接收缓冲电路。
28.如权利要求27所述的方法，其中所述接收写时钟信号和所述接收读时钟信号具有大约相同的频率，所述频率低于所述接收串行时钟信号的频率，所述方法还包括根据所述接收串行时钟信号为接收计数器提供时钟。
29.如权利要求25所述的方法，其中所累计的计数值表示所述第一与第二时钟信号之间的相位差，并且所述控制电路配置为补偿所述相位差。
30.如权利要求25所述的方法，其中所述写定时信号与将K28.5同步符号写入所述缓冲电路有关，并且所述读定时信号与从所述缓冲电路读出所述K28.5同步符号有关。
31.如权利要求25所述的方法，还包括在时钟计数器的启动计数输入接收所述定时信号之一，并在停止计数输入接收与第三时钟域相关联的参考定时信号，以及基于所累计的时钟计数值执行另一控制操作。
32.如权利要求31所述的方法，其中所述第一时钟域与第一处理电路相关联，所述第二时钟域与第二处理电路相关联，所述第三时钟域与第三处理电路相关联，并且其中所累计的时钟计数值对应于所述一个定时信号与所述参考定时信号之间的时间偏差。
33.如权利要求32所述的方法，其中所述参考信号对应于所述第三处理电路的频率参考信号边沿，其中所累计的计数值对应于所述频率参考信号与所述一个定时信号之间的相位偏移，并且其中所述频率参考信号和所述一个定时信号具有大约相同的频率。
34.如权利要求31所述的方法，还包括缓冲所述第二时钟域中的电路与所述第三时钟域中的电路之间的数据，其中所述第二缓冲电路中数据的缓冲与第二缓冲延迟相关联，使用所述一个定时信号启动所述时钟计数器，以及用与所述第三时钟域相关联的第三定时信号停止所述时钟计数器，其中以明显大于将数据输入所述第二缓冲电路及从所述第二缓冲电路输出数据所用频率的频率为所述时钟计数器提供时钟。
全文摘要
缓冲电路使用与第一时钟域相关联的第一时钟信号接收要由电子电路处理的数据。使用与第二时钟域相关联的第二时钟信号输出缓冲的数据。数据的缓冲与缓冲延迟相关联。计数电路在启动计数输入接收与第一时钟域和将数据写入缓冲电路相关联的写定时信号。计数电路在停止计数输入接收与第二时钟域和从缓冲电路读出数据相关联的读定时信号。在接收写定时信号与读定时信号之间累计的计数值对应于缓冲延迟。控制电路基于该计数值执行控制操作。
文档编号H04J3/06GK1957556SQ200580016564
公开日2007年5月2日 申请日期2005年5月23日 优先权日2004年5月24日
发明者J·厄斯特林, T·阿弗洛特 申请人:艾利森电话股份有限公司