专利名称：具有多实例混合自动重复请求的有效率存储器的发射机的制作方法
技术领域：
本发明一般涉及一种实现发射机的方法和/或结构，具体地说，涉及一种具有多实例混合自动重复请求(ARQ，Automatic Repeat reQuest)的有效率存储器的流线型的发射机。
背景技术：
为了通过嘈杂的物理信道而可靠地发送数据，传统的系统经常实施一种混合(Hybrid)自动重复请求方法。在这种系统中，通过发送编码包的一部分(即，子包)启动发射机。如果接收机成功地接收和解码该编码的包，则该包的发送被完成并且发射机开始发送下一编码包的一部分。如果没有成功地解码所发送的子包，那么，发射机要么发送该编码包的另一部分，要么再次发送该编码包的同一部分。当对于先前不成功的子包接收新的子包时，接收机有两种选择。接收机可以丢弃先前接收的子包并解码新接收的子包。或者，接收机可以将新接收的子包和先前接收的子包组合，然后执行解码。
由于对接收机来讲，解码子包和返回发射机该解码成功与否的确认的往返延迟，发射机通常保持多个自动重复请求实例。当使用多个自动重复请求实例时，在接收最后编码包的ACK/NAK(确认/不确认)之前，发射机发送下一个编码的包。为了实现该操作，发射机必须保持全部可接入的未完成自动重复请求实例。
参看图1，该图示出了IS2000版本C和D中这种传统实施的例子，其中，基站和移动站中的每一个都具有最多4个的自动重复请求实例。在IS2000版本D中，移动站将保持4个具有最大包尺寸MaxEP＝18456比特(bits)的数据包的自动重复请求实例。将被发送的子包的最大尺寸是MaxSP＝27648比特。使用两个1/3组分递归系统码(constituent RSC)编码器以1/5的码速率对数据包进行涡轮(Turbo)编码。涡轮编码器被实施为具有等于数据包的尺寸的内部交织器存储器的并行连接编码器。该编码器具有输出5比特以对应每个信息比特。该输出被传送给缓冲器的两个存储排中的一个，用于子包交织(interleaving)和交错(interlacing)。
图2和图3进一步解释了涡轮编码和子包交织和交错。图2示出了传统的涡轮编码器10。涡轮编码器10包括涡轮交织器12、组分编码器14和组分编码器16。在5个数据流(即，S、PO、P1、PO’和P1’)中产生编码比特，从而导致5个数据块。每个数据块的长度等于信息包的尺寸。
5个数据块如图3所示进行交织和交错，其结果是具有5xEPSise大小的编码包。当发送时，只发送整个编码包的一部分(通常连续的)。这一部分一般被称做子包。编码包的不同部分形成不同的子包。
通常，子包只是总编码码元的子集。为了节省交织和交错存储器，只有子包码元被保存到存储器中。由于交织和交错，在编码器的输出端不连续地选择用于某一子包的编码码元。在每5个编码码元当中，属于特定子包的码元数量介于0个和全部5个的码元之间。从涡轮编码器到交织存储器的数据速率是可变的。直接将涡轮编码器的输出连接到交织和交错存储器增加了设计难度并降低了硬件的效率。
这种传统方法的另一缺点是涡轮编码器内的涡轮交织存储器实质上是用于多实例自动重复请求的缓冲器的复制品，由此导致存储器的低效率和/或冗余使用。
因此，希望能够实现一种具有多实例混合自动重复请求的有效率存储器的流线型发射机。
发明内容
本发明涉及一种装置，其包括第一电路、第二电路和第三电路。第一电路可以被配置成响应第一中间信号和第二中间信号而产生输出信号。第二中间信号包括一连串的比特对。第二电路包括第一和第二编码器并可以被配置成响应第三中间信号而产生第二中间信号。第三电路可以被配置成响应第一地址信号和第二地址信号而产生第一中间信号和第三中间信号。第三电路包括第一多路复用器和第二多路复用器。
本发明的目的、特性和优点包括提供一种有效率存储器的流线型发射机结构，其可以(i)实现多实例混合自动重复请求；(ii)在涡轮交织和多实例(instance)自动重复请求之间实现存储器共享；(iii)提供两个组分编码的交替时钟。(iv)实现基于最大子包尺寸的发送缓冲器的存储器安排；和/或(v)提供再包的涡轮编码码元，以节省发送子包缓冲器的地址空间。
通过下面的详细描述、附加的权利要求书以及附图，本发明的这些和其它目的、特性和优点将变得更加明显，其中图1的框图示出了传统的发射机；图2的框图示出了传统的涡轮编码器；图3的框图示出了传统的子包交织和交错结构；图4的框图示出了本发明优选实施例；图5更加详细地示出了本发明；和图6更加详细地描述了单独的信息比特存储器。
具体实施例方式
参看图4，该框图示出了根据本发明优选实施例的系统100。系统100可以是实现具有多实例混合自动重复请求的有效率存储器的流线型发射机。系统100一般包括块(或电路)102、块(或电路)104、块(或电路)106、包括块(或电路)108、块(或电路)110和块(或电路)112。电路102可以实现为多实例自动重复请求信息比特缓冲器。电路104可以实现为一个或多个涡轮编码的组分编码器。电路106可以实现为子包交织缓冲器。电路108可以实现为涡轮交织器地址产生电路。电路110可以实现为控制器。电路112可以实现为子包交织地址产生电路。
本发明可以被例证在实施IS2000版本D的移动站发射机的内容中。但是，本发明也可以应用于其它实施场合，参看图5，该图详细地示出了系统100。电路102可以实现为多个块132a-132n、多路复用器134a和多路复用器134b。块132a-132n通常表示被配置来存储从数据源接收的信息比特的存储器的存储排。每个存储器存储排132a-132n可被地址产生电路108和地址产生电路112存取。利用具有比特135a-135n的地址总线将两个多路复用器134a和134b连接到块132a-132n上。实际上，地址总线被连接到块132a-132n的每一个。多路复用器134a-134b被用于在块132a-132n之间进行转换。
存储器块132a-132n的每一个的存储排具有与最大数据包尺寸(例如。MaxEP比特)相等的尺寸，并被留出来存储未完成的(outstanding)自动重复请求实例的信息包。存储器块132a-132n中的每一个可以实现为一个或多个存储器存储元件。多路复用器134a和134b被用于在4个存储器块132a-132n当中选择数据。多路复用器134a和134b可由选择信号(例如，CURRENT_ACID和NEXT_ACID)控制。选择信号CURRENT_ACID＝{0、1、2、3}表示当前自动重复请求实例的索引，并且选择信号NEXT_ACID＝{0、1、2、3}表示下一个自动重复请求实例的索引。
存储排132a-132n中的每一个都连接两个地址总线，一个地址总线来自涡轮交织地址单元108，另一个地址总线来自子包交织和交错地址单元112。多路复用器160将两个地址总线多路复用为存储器块132a-132n的地址输入，如图6所示。通常，多路复用器160对于存储器块132a-132n中的每一个来实现。为了绘制方便，在图5中，没有示出连接到所有的存储器块132a-132n的地址总线。只示出了地址总线连接了两个存储器的示例环境，顶部存储器用于当前发送(例如，CURRENT_ACID＝0)和底部存储器用于下次发送(例如，NEXT_ACID＝3)。
控制信号CURRENT_ACID、NEXD_ACID和用于地址总线多路复用的控制信号(示于图6)应当协调，以便对于由数据多路复用器134a-134n选择的相应数据输出，将正确的地址提供给存储器块132a-132n。
涡轮编码器104被分解成两个基本相似的组分递归系统码(RSC)编码器RSC1和RSC2。这两个编码器RSC1和RSC2被轮流计时。编码器RSC1和RSC2中的每一个以每两个时钟周期工作一次。涡轮交织地址单元108确定哪个信息比特被读出并将其馈送给编码器104。当编码器RSC1被提供时钟时，依次读出所述信息比特。对于编码器RSC2，根据涡轮交织顺序读出所述信息比特。每两个周期可以得到4个奇偶校验比特。
编码器RSC1呈现比特P0和P1。编码器RSC2呈现比特P0’和P1’。这些位被分组为2比特字，示为{P0P0’}和{P1P1’}。在每个字当中的2个比特一般要么都被发送要么都不被发送，以便保持代码平衡。根据这两个字是否属于将被发送的子包，子包交织和交错地址单元112确定这两个字是否要被保存到交织器缓冲器106中。根据交织顺序产生从单元112读出和写入的地址，由此，当读出时交织码元。
电路106可以被实施为块(或电路)140、块(或电路)142、块(或电路)144和块(或电路)146。电路140和电路142可以被实施为编码码元缓冲器。对于每个子包发送持续时间，交织器存储器140和142以读出和写入的模式交替工作。由于只有属于所选择子包的这些编码码元被保存到交织器存储器106中，所以，其大小等于最大子包尺寸(MaxSP)比特，或者由于两个比特被一起写入和读出，所以，其大小等于MaxSP/2的2比特字。由于MaxSP＜5*MaxEP，所以，这节省了存储器。该两个比特字格式节省了地址空间，从而进一步使存储器有效率。
使用交织器存储器140和142的两个存储排，一个用于发送当前的子包，另一个用于产生下一个子包。为了发送子包，从自动重复请求数据包存储器存储排132a-132n中直接读出系统比特S。利用来自子包交织和交错地址单元112的信息读出地址来控制所读出的特定比特。
来自控制逻辑电路110的存储排转换信号(经过多路复用器144)选择CURRENT_ACID从交织器存储器140和142中的哪一个读出数据。所述数据是{P0、P0’}或{P1、P1’}，并且它们被传递到第二多路复用器146以接收系统比特和奇偶校验比特，然后按照顺序传送它们以形成正确的子包。控制逻辑电路110产生协调所有上述操作的必须控制信号。
本发明具有下述优点(i)可以在没有涡轮交织器存储器的情况下实施；(ii)提供具有较少地址空间的结构的子包缓冲器；和(iii)提供数据速率被固定的流线型数据流，，由此消除了在模块中信号交换的需要。用于自动重复请求实例的信息比特存储器被用于系统比特的涡轮交织和子包发送的其它目的。
在一个例子中，本发明可以被用在CDMA2000或WCDMA移动通信系统中。但是，本发明可以很容易地在其它设计中实现。
尽管已经结合最佳实施例示出和描述了本发明，但本领域普通技术人员应当理解，在不脱离本发明的精神和范围的前提下，在形式和细节方面可以做出各种变化。
权利要求
1.一种装置，包括第一电路，被配置成响应第一中间信号和第二中间信号而产生输出信号，其中，所述第二中间信号包括一连串的比特对；第二电路，包括第一和第二编码器，并被配置成响应第三中间信号而产生所述第二中间信号；和第三电路，被配置成响应第一地址信号和第二地址信号而产生所述第一中间信号和所述第三中间信号，其中，所述第三电路包括第一多路复用器和第二多路复用器。
2.如权利要求1所述的装置，其中，所述第一和所述第二编码器并行配置。
3.如权利要求1所述的装置，其中，所述装置还包括第一地址产生电路，被配置成产生所述第一地址信号。
4.如权利要求3所述的装置，其中，所述装置还包括第二地址产生电路，被配置成产生所述第二地址信号。
5.如权利要求3所述的装置，其中，所述第一地址产生电路包括涡轮交织地址发生器。
6.如权利要求4所述的装置，其中，所述第一地址产生电路包括子包交织和交错地址发生器。
7.如权利要求4所述的装置，还包括控制电路，被配置成向所述第一地址产生电路和所述第二地址产生电路提供控制信号。
8.如权利要求1所述的装置，其中，所述第一电路还包括第一缓冲器和第二缓冲器。
9.如权利要求1所述的装置，其中，所述第三电路还包括多个存储器存储元件。
10.如权利要求9所述的装置，其中，所述多个存储器存储元件中的每一个从所述第一地址产生电路或所述第二地址产生电路接收地址信号，其中，所述地址是使用多路复用器选择的。
11.如权利要求10所述的装置，其中，多路复用器由来自控制电路的信号控制。
12.一种装置，包括响应第一中间信号和第二中间信号而产生输出信号的部件，其中，所述第二中间信号包括一连串的比特对；响应第三中间信号、使用第一和第二编码器产生所述第二中间信号的部件；和响应第一地址信号和第二地址信号、使用第一多路复用器和第二多路复用器产生所述第一中间信号和所述第三中间信号的部件。
13.一种发送数据的方法，包括下述步骤(A)响应第一中间信号和第二中间信号以产生输出信号，其中，所述第二中间信号包括一连串的比特对；(B)响应第三中间信号、使用第一和第二编码器以产生所述第二中间信号；和(C)响应第一地址信号和第二地址信号、使用第一多路复用器和第二多路复用器以产生所述第一中间信号和所述第三中间信号。
14.如权利要求13所述发送数据的方法，其中，所述第一和所述第二编码器被并行配置。
15.如权利要求13所述发送数据的方法，还包括利用第一地址产生电路产生所述第一地址信号。
16.如权利要求13所述发送数据的方法，还包括利用第二地址产生电路产生所述第二地址信号。
全文摘要
一种装置包括第一电路、第二电路和第三电路。第一电路可以被配置成响应第一中间信号和第二中间信号而产生输出信号。第二中间信号包括一连串的比特对。第二电路包括第一和第二编码器并可以被配置成响应第三中间信号产生第二中间信号。第三电路可以被配置成响应第一地址信号和第二地址信号而产生第一中间信号和第三中间信号。第三电路包括第一多路复用器和第二多路复用器。
文档编号H04L1/18GK1855802SQ20061006786
公开日2006年11月1日 申请日期2006年3月13日 优先权日2005年3月11日
发明者沈强 申请人:开曼群岛威睿电通股份有限公司